一、混合信号集成电路测试中的约束条件分析（论文文献综述）
李亚萍[1]（2021）在《模拟集成电路设计与优化方法研究》文中研究指明随着集成电路制造工艺的发展,器件特征尺寸不断减小,非理想效应逐渐凸显,设计难度不断增大。然而,目前市场上缺乏成熟、完备的模拟集成电路自动化设计工具,模拟集成电路的设计主要依靠手工完成,设计效率较低。本文对模拟集成电路的设计与优化方法展开研究,旨在提高模拟集成电路的设计效率,缩短设计周期。模拟集成电路的设计流程包括拓扑选择、电路参数设计、版图设计、制造和测试等步骤。本文针对前两个步骤展开研究。对于拓扑结构的确定,电路设计者一般从现有的拓扑结构库中选择合适的拓扑。目前模拟电路各个模块的拓扑结构种类较多,一般可以满足普通的设计要求。当电路的某些性能要求较高时,电路设计者一方面可以分析和改进电路拓扑结构,另一方面可以优化电路参数以达到设计指标。由于待调参数较多,电路性能和设计变量之间存在高度的非线性关系,加之电路性能指标之间相互影响、相互制衡,设计者需要在多个互相关联的电路指标中反复权衡,手工调试工作重复而繁琐,对于复杂电路更是如此。因此,研究模拟电路参数自动优化方法对于解放人力、降低时间成本具有重要意义。本文从复数带通滤波器的设计与优化入手,研究了复数带通滤波器的设计理论,分析了传统有源RC复数带通滤波器的通带纹波较大的原因,并据此改进了传统有源RC复数带通滤波器的拓扑结构。本文从参数优化的角度研究了模拟电路的自动优化方法。在搜索算法方面,本文研究了全局搜索和局部搜索常用算法的原理及实现;在电路性能评估方面,本文基于SPICE仿真、解析模型和机器学习模型探讨了模拟电路参数优化方法中的优化效率和优化精度问题,并提出了两种新的参数自动优化方法。本文的主要工作如下:（1）为解决传统结构的复数带通滤波器通带纹波较大的问题,推导了运放增益带宽积有限时低通滤波器向复数带通滤波器转化的频谱搬移公式,通过对交叉耦合电阻值进行修正,并引入与交叉耦合电阻并联的电容,实现了对传统有源RC复数带通滤波器的无源补偿,降低了运放有限的增益带宽积对频谱搬移的非线性影响,有效减小了有源RC复数带通滤波器的通带纹波。基于此补偿方法,采用TSMC 0.13μm CMOS工艺设计了一个中心频率为12.24 MHz,带宽为9 MHz,通带纹波小于1 dB的有源RC切比雪夫复数带通滤波器,其仿真及流片测试结果验证了此无源补偿新方法的有效性。（2）分析了基于SPICE仿真的全局搜索和局部搜索相结合的经典优化方法在优化精度和优化时间成本方面的优势与不足,针对其全局搜索阶段SPICE仿真时间成本大、设计空间覆盖率较低的问题,提出了一种解析模型-仿真混合辅助的模拟电路参数优化方法。该方法采用电路解析模型代替SPICE仿真进行全局优化阶段的电路性能评估,实现了对全局设计空间快速搜索;为弥补解析模型精度有限的不足,选取了全局搜索结果中的可能存在最优点的几个区域进行局部搜索以找到最优解。该方法兼具了解析模型的高效率和SPICE仿真的高精度的优势。为验证该方法的有效性和高效性,本文推导了传统拓扑结构五阶复数带通滤波器的解析模型,并采用该方法对五阶复数带通滤波器进行了参数优化,结果表明,该方法可以明显的速度优势获得与经典优化方法相近的优化结果。（3）针对传统的基于SPICE仿真的局部搜索方法需要大量串行仿真、优化效率较低的问题,提出了利用局部机器学习模型代替SPICE仿真进行电路性能评估的模拟电路参数优化方法。该方法包括基于SPICE仿真的遗传算法全局优化和基于机器学习模型的局部优化两部分。在全局优化阶段,该方法基于并行SPICE仿真进行全局搜索。在局部优化阶段,该方法利用并行SPICE仿真获得训练数据并训练机器学习模型,然后利用该机器学习模型代替SPICE仿真来评估电路性能,从而将局部搜索所需的串行仿真转化为并行仿真,使局部优化也能充分利用并行计算资源,减少了优化所需时间。（4）完成了二级轨到轨运放、五阶有源RC切比雪夫复数带通滤波器和三级运放的参数优化。在此过程中,对比了模拟电路参数优化领域两种常用优化方法和本论文提出的基于局部机器学习模型的优化方法在优化效率和优化结果方面的差异,得出如下结论:基于SPICE仿真的遗传算法全局优化方法的优化效率最高,但搜索能力弱于其他两种方法;基于SPICE仿真的全局和局部搜索相结合的经典优化方法可以获得最优的结果,但优化效率较低;本论文提出的结合基于SPICE仿真的遗传算法全局优化和基于机器学习模型局部优化的优化方法可以用少于三分之一的时间获得与经典方法相比拟的结果。本文的主要创新点如下:（1）提出了一种有源RC复数带通滤波器的无源补偿方法。通过引入与交叉耦合电阻并联的电容,并对交叉耦合电阻值进行修正,有效减小了有源RC复数带通滤波器的通带纹波。（2）提出了一种解析模型-仿真混合辅助的模拟电路参数优化方法。在全局优化基于解析模型穷举搜索,实现了对全局搜索空间速度较快、较为充分的搜索。全局搜索的输出选取几个较优区域基于SPICE仿真局部搜索,提高了解的精度。（3）提出了一种基于仿真的遗传算法全局优化和基于机器学习模型的局部优化相结合的模拟电路参数优化方法。在局部优化中采用并行仿真产生机器学习模型训练数据,并基于机器学习模型进行局部搜索,解决了基于仿真的局部优化方法需要大量串行仿真导致的耗时较长的问题。
吴晓涓[2]（2021）在《混合集成电路测试系统控制软件平台设计与实现》文中进行了进一步梳理随着集成电路芯片中数模混合电路的比例进一步扩大,导致行业对混合集成电路测试系统的需求迫切。混合集成电路测试系统是用于测试芯片电路功能、电特性,以及电学参数的自动测试设备。控制软件平台属于测试系统的软件组成之一,主要实现两个功能:（1）提供混合集成电路测试的测试程序开发界面,供用户完成测试程序、测试流程、测试参数的设置;（2）控制驱动软件实现芯片的测试,并获取测试结果。控制软件平台应该具备良好的通用性,可以满足不同芯片的测试需求,同时在软件设计上,应该按照高内聚低耦合的原则进行开发。本文选用Python作为开发语言,使用QT界面库,基于混合集成电路测试需求实现了界面友好、功能完备的混合集成电路测试系统控制软件平台。本文主要研究内容如下:（1）基于混合集成电路测试原理,从功能、性能和人机交互三方面分析控制软件平台的需求,提出了可定制流程的测试程序开发方式解决测试需求可变性大,测试需要调度的资源复杂的问题。分析了测试参数间关系,通过提取通用测试参数和特有测试参数,采用抽象数据类型描述各类参数和测试步骤,解决可设置参数数量多,类型有重复的问题,解耦参数间的复杂关系。（2）分析测试流程执行原理,构建了可定制流程执行器模型,依据执行器功能实现功能模块划分。采用有向图结构实现可定制流程的描述,解决了控制可定制流程执行顺序的难点。（3）设计了可定制流程执行器的调试模块,支持跨断点调试、单步调试、逐过程调试的方式对已开发的测试程序进行验证,采用异步机制实现调试模块的开发,丰富控制软件的功能,提高了测试程序的正确性和稳定性。（4）针对软件模块化程度不高、耦合性强的问题,采用整洁架构完成软件架构设计,并在整洁架构的基础上加入了插件化架构的思想,采用框架/插件开发方式实现软件总体结构设计。通过以上研究,本文已完成了混合集成电路测试系统控制软件平台设计与实现,并对软件各模块进行了单元测试,测试和验证的结果表明控制软件平台功能已实现本文设计需求。
李怀亮[3]（2020）在《ADC电路的模数混合测试通道研究》文中进行了进一步梳理随着现代集成电路工艺技术的发展,芯片封装高度集成化、高性能化。模数混合集成器件和电路迅速向微封装、高集成度方向发展。模数混合电路的测试问题是把模拟信号单独测试、数字信号单独测试,测试复杂度高。用ATE测试的测试成本较高,在工程应用中出现故障很难进行在线测试和BIST结构测试。本文针对在线测试和BIST结构测试的难点问题,设计了一款ADC电路的模数混合测试通道,把模拟和数字部分合在一起测试,简化测试复杂度,降低测试成本。模数混合测试通道包括MTAP控制器、TBIC电路、ABM电路与DBM电路等等。混合测试通道各模块和10位逐次逼近型寄存器使用Modelsim仿真测试通过并验证了其完整性。其中ADC电路选用结构简单、面积小、功耗低的逐次逼近型设计。采用Cadence ADE软件0.18μm的CMOS工艺库对ADC电路建模,通过Spectre Simulation仿真测试分析,完成了ADC整体电路测试验证。用Cadence virtuoso绘制版图,采用电容分段式结构的数模转换器和共中心紧凑版图设计,减小了芯片版图面积。测试结果表明本文研究内容满足在线测试和BIST结构设计要求,达到模数混合测试通道的研究目的。
赵月[4]（2020）在《3D SoC测试时间优化方法研究》文中认为随着集成电路技术和工艺的迅猛发展,三维集成电路通过垂直集成硅通孔极大地提升了集成的晶体管数量,势必将成为继摩尔定律之后一项引领行业的重要技术。与2D SoC相比,3D SoC具有多个明显的优势,包括更高的集成度、更小的芯片尺寸、更高的测试带宽和更低的测试功耗。在3D SoC性能提高的同时其测试环节也将面临着更大的挑战,包括可观察性和可控制性降低,测试成本上升。优化3D SoC最核心问题就是控制测试成本,减少测试时间是节约测试成本最直接的手段。提出了基于博弈论的3D SoC测试优化方法,来寻找测试时间与测试带宽最优的解决方案。在TSV数和测试引脚数约束下,测试时间和测试带宽相互作用,相互影响,经过博弈找到二者之间的纳什均衡解。设置均衡刺激因子在二者当前的均衡决策中随机刺激产生新的决策组合后再继续进行博弈,不断的重复顺序寻优,最终找到全局的帕累托最优解,得到最小的测试时间。实验在五类不同的基准电路上进行,结果表明在测试时间上,本文采用的博弈论方法要优于对比的算法,并且本文的方法得到了最优的TAM结构设计。提出了一种均衡分配IP核及其外壳周围元件的3D SoC测试时间优化方法。合理分配元件,使其各条扫描链的长度基本一致,达到均衡,以此获取最小的测试时间。单个IP核的测试时间取决于IP核内最长的测试外壳扫描链长度,同等情况下,扫描链的长度越短,IP测试时间越少。通过降低单个IP核的测试时间来实现降低3D SoC总的测试时间,对IP核内的扫描链做平衡化处理是极为有效的方法之一。五类不同的基准电路上,结果表明在测试时间上,本文提出的算法要优于贪心算法。
林源泉[5]（2020）在《高精度高速ADC测试方案设计与实现》文中认为随着电子信息技术的不断发展,集成电路的集成度与复杂度不断提升,对集成电路测试的要求也在不断提高,而集成电路测试技术正在向高度自动化、一体化的趋势发展。ADC（Analog-to-Digital Converter,模数转换器）作为一种混合集成电路,需要测试系统即能实现数字信号的发送和采集,也能实现模拟信号的采集,对集成电路测试设备提出了特殊需求。而随着ADC精度与速度的不断提升,高精度高速ADC测试对集成电路测试设备的需求日益提高。本课题研究内容是高精度高速ADC测试方案的设计与实现,详细分析了从测试方法到软硬件的设计思路。课题的主要研究内容如下:（1）根据ADC的各项指标参数,提出相应的测试方法和对测试设备的指标需求,形成一个综合的测试方案。ADC参数主要分为直流参数、静态参数、动态参数等,其中高精度ADC静态参数和动态参数的测试,对测试条件提出了较高的要求。而ADC本身速度越高,对测试系统的信号带宽、数据传输速率又提出一定的要求。（2）根据测试设备的指标需求选用适合的测试设备,搭建测试系统。本文选择了ESPXIE1000集成电路测试系统,ESPXIE1000是一款支持混合IC测试的ATE设备,在其基础上设计一块DIB板,即可完成大部分数模芯片的测试。但是高精度ADC测试要求高纯度高精度的正弦信号和低抖动时钟,为抑制正弦信号上的噪声和偏置而加入滤波和校准环节,并使用锁相环产生极低抖动时钟。（3）设计配套的测试流程。测试流程可以一次性完成基本的功能测试、直流参数、静态参数、动态参数测试等。其中静态参数测试中需要做大量数据统计,动态参数测试中需要做快速傅里叶变换,而在快速傅里叶变换的过程中又会遇到频谱泄漏等问题,需要加窗函数、做插值等。（4）选用ADC芯片AD9643-250（14bit/250MSPS）进行测试,得到了完整的参数测试结果。该ADC的主要参数有:带宽1GHz、INL±1.5LSB、DNL±0.25LSB、信噪比70.6dBFS、无杂散动态范围85dBc等。本文基于ATE设计了一套高精度高速ADC的完整测试方案,实现了ADC的所有参数测试,满足了高精度高速ADC的测试需求,为高精度高速ADC测试提出了一套完整的测试解决方案。
何江涛[6]（2019）在《基于数字信号处理的高精度ADC测试方法研究》文中研究表明随着科学技术的发展,在数据采集系统、自动测试、工业控制、数字通信以及测量等各个领域广泛采用模数转换器（ADC）,各行业对ADC的精度要求也是不断提高。由于数字信号处理技术（DSP）具有快速的数字化数据处理能力,并逐渐应用于ADC测试领域,通过快速傅里叶变换（FFT）处理后,计算ADC采样后信号的频谱信息,从而实现ADC的频域参数测试。本课题主要针对高精度ADC利用FFT法进行频域参数测试,并解决高精度ADC测试中对输入信号要求高、存在频谱泄露和栅栏效应的影响,通过算法优化提高测试精度。本文主要研究内容如下:（1）为了解决高精度ADC频域参数测试在非相干采样条件下出现的频谱泄露问题,通过加组合余弦窗函的方法,解释了窗函数的性能对ADC频域参数测试的影响,通过研究组合余弦窗函数的性能及设计方法,分析如何设计选择窗函数降低频谱泄露的影响。（2）由于非相干采样下FFT测试法出现的栅栏效应,通过频域插值算法降低栅栏效应的影响,对双谱线和三谱线插值算法进行深入阐述,并利用加窗插值算对ADC频域参数测试的幅值进行修正。（3）由于高精度ADC测试对输入信号纯度要求较高,为了降低对高精度信号源的需求,利用算法生成测试信号,在算法处理中识别出基波信号,在此基础上估算出主DAC的非线性;最后根据估算的主DAC的非线性生成相应的校准DAC校验码,通过不断的进行算法迭代生成测试信号。（4）通过搭建硬件测试平台产生测试信号,并在硬件实验平台上利用加窗插值算法对待测ADC完成频域参数测试,验证测试算法和测试平台的正确性和可行性,有效降低高精度ADC频域参数测试成本。本课题对型号为AD7626的ADC进行频域参数测试验证算法的正确性,并与传统FFT测试结果相比,通过加窗插值处理后能有效提高待测ADC频域参数测试精度,但是会增加测试时间;将其应用到ADC测试系统中,降低对测试仪器的要求,为低成本测试高精度ADC提供了可能。
刘欢[7]（2019）在《集成电路测试系统显控软件设计与实现》文中研究说明在集成电路测试系统中软件分为显控软件与驱动软件。其中显控软件主要实现两个功能:一是提供人机交互界面,用于完成测试程序开发,即设置测试参数、测试项目、测试流程;二是控制驱动模块实现对芯片的测试,并获取测试结果。而如今国内对于显控软件的研究较少,同时存在一定问题。首先,现有国内软件提供的可设置参数类型及数量都较少,且在多个测试项中存在重复设置的参数;其次,整体软件模块化程度不高,灵活性较低;另外图形界面不具备辅助测试开发功能,导致参数设置操作繁琐。为解决上述问题,本文选用Python作为编程语言,Qt作为界面开发工具,针对大规模数字集成电路实现界面友好、功能完备的人机交互界面。最终本界面可设置引脚数最多达1024个,边沿集为256个;并依据集成电路测试仪的现有硬件指标完成控制模块,实现对中小型数字集成电路的测试。本文的主要研究内容如下:1.针对人机交互界面可设置参数类型较少和参数重复的问题,本文从功能与人机交互两方面进行彻底的需求分析,对测试参数进行总结以及分类。通过对测试参数的整理,提取出通用测试参数与特殊测试参数,并采用抽象数据类型的方式完成对各类参数的描述;2.针对软件模块化程度不高、灵活性较低的问题,本文采用干净架构（Clean Architecture）以及框架/插件模式完成总体结构方案。同时,根据测试参数分类情况,将插件分为测试实例插件、测试流程插件以及七种通用参数设置插件和四种特殊参数编辑器,并分别按照软件层次实现;3.针对上述插件与编辑器间的复杂依赖关系,本文采用Qt的信号与槽机制以及依赖注入的方式完成复杂度解耦。另外采用“软件总线”的形式实现插件间的通信功能;4.针对图形界面参数设置操作繁琐的问题,实现特性变量插件。用户可实用该插件实现自定义变量和等式。通过此插件可实现快速对多个参数值的更改,并且避免重复填写数据。除此之外,针对特性变量插件中的自定义等式,本文实现数据及等式解析模块,完成对等式的解析和计算;5.针对测试开发过程可靠性较低的问题,本文实现参数验证模块,完成对输入情况的异常处理,以及对逻辑错误的检测;6.针对测试项目分类情况以及测试流程控制指令的分类情况,实现各类测试执行方法以及测试流程控制方法;7.最后实现对显控软件的测试。通过白盒测试验证软件逻辑结构,黑盒测试验证软件功能。测试与验证结果表明显控软件在功能与性能方面均已实现本文需求。
吴欣舟[8]（2019）在《三维片上系统测试时间及成本的优化方法研究》文中研究指明随着21世纪集成电路制造产业取得巨大突破,三维集成技术成为引领行业延续摩尔定律的重要技术。相比传统二维芯片,三维芯片拥有更高的集成度、更具多样性的功能,芯片测试环节也将面临巨大挑战。优化测试过程的核心问题是控制测试成本,本文针对三维片上系统（system on chip,SoC）绑定中测试阶段提出了两种优化策略,主要工作如下:提出了一种在功耗及测试并行性约束下,三维片上系统绑定中测试阶段并行测试的优化策略,通过最大限度地利用测试访问机制（test access mechanism,TAM）资源,大大减少了测试时间,降低了测试成本。在三维片上系统的测试过程中系统TAM资源十分有限,通过设计相应的测试外壳（test wrapper）结构,对系统当前状态下空闲的TAM资源与待测芯核内部扫描链进行重新分配,使待调度的芯核提前进入测试阶段,减少了并行测试过程中的空闲时间块,在该结构基础上调整各芯核调度顺序,使测试过程满足各项约束条件。在ITC’02电路上的实验结果表明,在同样的功耗约束及测试并行性约束条件下,该方法与现有方法相比更有效地降低了测试时间。提出了一种协同考虑芯核分层布图策略以及TSV绑定成本的三维片上系统测试成本模型,在合理分布芯核的基础上,对TSV的布局进行优化,使测试总成本大大降低。在三维片上系统扫描链设计阶段,根据各个芯核内部扫描链长短,采用模拟退火算法将芯核合理分配至各层晶片,保证每层电路扫描链长度相近,而不同的芯核布图方式将影响TSV数量及布局,本文利用最短路径算法求出TSV的最优布图,在提出的新的测试成本模型下,协同考虑测试时间及TSV绑定成本等因素,从而降低三维片上系统测试总成本。在ITC’02电路上的实验结果表明,相比传统的芯核分层布图方法,本文测试模型考量因素更全面,测试总成本有显着降低。
常郝[9]（2015）在《三维集成电路测试关键技术研究》文中研究说明三维集成电路通过垂直集成极大地提升了晶体管的集成数量,被认为是能够延续摩尔定律的一项重要技术。相比传统的线绑定互连,3D IC具有多个显着的优点,包括较小的外形尺寸,较高的互连带宽,较低的功耗以及异构集成。据估计,垂直互连可以减少一半功耗,增加八倍带宽以及减少35%的存储器容量。然而,三维集成电路垂直绑定多个晶片,集成度远高于二维芯片,但由于封装管脚只能置于芯片四周,因此3D IC封装管脚数与二维芯片基本相同,因此分配给每个模块的测试资源相对变少,可控制性、可观察性均下降,使得传统面向二维芯片的可测试性设计不足以测试三维集成电路中的故障。3D IC测试流程中的中间绑定测试是传统2D IC测试流程中所没有的测试阶段,中间绑定测试流程复杂且测试时间较长。目前TSV制造工艺尚不成熟,是容易受制造缺陷影响的敏感单元,TSV良率有待提高,而且,TSV数目较多,随着堆叠晶片数量的增加,TSV失效造成的芯片良率损失呈指数级上升,现有技术难以有效应对三维集成电路测试挑战。本文针对以上问题,在中间绑定阶段考虑三维集成电路的失效概率和失效成本,使用优化的堆叠次序提高整个3D IC良率。研究了中间绑定测试优化方法,采用整数线性规划解决了3D IC中间绑定测试结构和测试调度优化问题。同时研究了非侵入式硅通孔测试方法,采用脉宽缩减原理测试硅通孔电阻开路故障和泄露故障。本文主要贡献如下：（1）基于三维集成电路中间绑定测试次序优化的良率提升。针对3D IC良率不高的问题,本文提出一种新的重排堆叠方案,通过优化中间绑定次序,可以进一步提高堆叠良率。3D IC测试流程与2D IC测试流程的主要区别在于中间绑定测试。通过估计绑定失效的概率和成本来优化中间绑定次序,从而尽可能早地检测出失效部件。使用3D IC良率模型和成本模型广泛分析各种工艺参数,如晶片良率、堆叠层数、TSV冗余度与失效率对重排方案的影响。实验结果表明,与现有的顺序堆叠相比,本文提出的重排堆叠的失效面积比例只有顺序堆叠方式的一半。（2）基于三维集成电路中间绑定测试时间优化的测试成本降低。针对3D IC中间绑定测试时间过长问题,提出一种中间绑定测试时间优化方案。中间绑定测试能够更早地检测出3DIC绑定过程中晶圆减薄、TSV对齐、绑定等工艺引入的缺陷,但在3D IC测试流程中增加中间绑定测试会导致测试时间剧增,因此必须对中间绑定测试的测试时间进行优化。在测试时间优化的过程中需要综合考虑多种约束条件。已有的3D IC测试文章大都只考虑了某一方面的约束,要么只考虑了测试TSV个数约束、要么只考虑了测试功耗约束、要么测试管脚假设不合理,研究得不够全面透彻。综合考虑多种约束条件,采用形式化的、严格推导的整数线性规划优化模型,在测试TSV、测试管脚、测试功耗等约束条件下,解决3D IC的测试时间优化问题,最优化中间绑定测试时间,从而降低测试成本。（3）基于脉宽缩减的绑定前TSV测试研究。针对硅通孔良率不高,绑定前测试访问困难等难题,提出一种基于脉宽缩减的绑定前硅通孔测试方案。基于脉宽缩减原理提出一种非侵入式的绑定前TSV测试方法来检测电阻开路故障和泄露故障。TSV中的缺陷不仅会导致TSV网络中传输延迟出现波动,同时也会影响跳变延迟的变化。把TSV看作是驱动门的容性负载,遍历环状缩减单元的脉冲将会一直被缩减,直到该脉冲消失。将脉冲的缩减量数字化为一个数字码并与预期无故障信号的数字码进行比较。使用HSPICE在45纳米CMOS集成电路工艺库下模拟故障检测实验。实验结果表明本文方案测试精度高、故障检测范围广且具有很高的灵活性,能够检测到200欧姆以上的电阻开路故障,以及等效泄露电阻400兆欧以下的泄露故障。该方法的可测试性设计面积开销相比于实际的晶片可以忽略不计。
王帅[10]（2013）在《三维SoC测试结构设计与优化方法研究》文中研究指明随着集成电路规模的增大，其特征尺寸不断减小，但是互连线尺寸，尤其是全局互连线尺寸却没有同比例缩小。因此，集成芯片在传统二维环境下显得越来越拥挤，并且线上时延占总时延的比例快速增加，线上功耗急剧增加，这些都成为限制芯片性能提高的瓶颈。在这种背景下，产生了三维集成电路。三维集成电路及系统芯片（SoC，System on Chip）的测试是促进三维集成电路及SoC从概念走向应用、保证芯片可靠性要求的重要手段。本文介绍了三维SoC测试结构的设计方法。介绍了目前二维和三维SoC结构设计的国际标准。在国际标准基础上，给出了详细的测试框架，以及测试访问机制设计方法，并针对串行测试和并行测试两种情况进行了实验仿真。在测试结构设计的基础上，本文研究了三维SoC中的测试封装扫描链平衡设计方法。为减小中粒度IP核的测试向量移入移出时间，采用长度参考值作为设计标准，并用其约束测试封装扫描链长度。基于长度参考值的计算和调整、扫描链位置假设等基本思路，本文完成了三维IP核的测试封装扫描链平衡设计，并计算出所需穿透硅通孔（TSV，Through silicon via）数量。在ITC‘02标准集上的实验表明，该方法能够有效缩短三维IP核的最长测试封装扫描链长度，从而减小三维IP核的测试时间。为减小整个三维SoC的测试时间，本文研究了三维SoC的测试调度方法。根据各IP核的规模、排布信息，结合功耗、温度等约束条件，建立了三维SoC的测试调度模型，并用整数线性规划（ILP，Integer Linear Plan）工具求解，从而确定各IP核的测试顺序。在ITC‘02和ISCAS’89标准集上的实验表明，在约束条件的限制下，本文提出的测试调度方法能有效减小三维SoC的测试时间，同时为三维SoC系统集成人员在软硬核选择、IP核规模和资源分布设计提供了参考。
二、混合信号集成电路测试中的约束条件分析（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、混合信号集成电路测试中的约束条件分析（论文提纲范文）
（1）模拟集成电路设计与优化方法研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 基于知识的模拟电路设计与优化方法 |
| 1.2.2 基于优化的模拟电路设计与优化方法 |
| 1.3 论文内容及结构 |
| 1.3.1 存在的问题 |
| 1.3.2 论文主要内容安排 |
| 第二章 复数带通滤波器改进拓扑结构的设计与优化 |
| 2.1 复数带通滤波器的研究与设计 |
| 2.1.1 复数带通滤波器的应用背景 |
| 2.1.2 复数带通滤波器的实现原理 |
| 2.1.3 传统五阶有源RC复数带通滤波器的设计 |
| 2.2 五阶有源RC复数带通滤波器拓扑结构的改进 |
| 2.3 实验与分析 |
| 2.4 本章小节 |
| 第三章 解析模型-SPICE仿真混合辅助的模拟电路参数优化 |
| 3.1 常用的全局搜索算法 |
| 3.1.1 遗传算法 |
| 3.1.2 模拟退火算法 |
| 3.1.3 粒子群优化算法 |
| 3.1.4 其他常用的全局优化算法 |
| 3.2 常用的局部搜索算法 |
| 3.2.1 坐标轮换法 |
| 3.2.2 最速下降法 |
| 3.2.3 单纯形法 |
| 3.2.4 其他常用的局部搜索算法 |
| 3.3 基于仿真的结合全局和局部搜索的模拟电路参数优化方法 |
| 3.3.1 遗传算法初始种群的产生 |
| 3.3.2 遗传算法适应度函数的确定 |
| 3.3.3 遗传算法的基本操作 |
| 3.3.4 基于仿真的局部搜索 |
| 3.3.5 基于仿真的全局搜索方法存在的问题 |
| 3.4 解析模型-SPICE仿真混合辅助的模拟电路参数优化方法 |
| 3.4.1 基于解析模型的全局搜索 |
| 3.4.2 基于仿真的局部搜索 |
| 3.4.3 优化实例及结果分析 |
| 3.5 本章小结 |
| 第四章 基于遗传算法和机器学习的模拟电路参数优化 |
| 4.1 机器学习技术概述 |
| 4.1.1 机器学习技术分类 |
| 4.1.2 模拟电路参数优化常用的机器学习技术 |
| 4.1.3 影响机器学习模型精度的因素 |
| 4.2 人工神经网络概述 |
| 4.2.1 人工神经网络简介 |
| 4.2.2 BP神经网络简介 |
| 4.2.3 BP神经网络在模拟电路参数优化中的应用 |
| 4.3 基于遗传算法和机器学习的模拟电路参数优化方法 |
| 4.3.1 基于遗传算法和机器学习的模拟电路参数优化方法概述 |
| 4.3.2 基于遗传算法和机器学习的模拟电路参数优化方法实现 |
| 4.4 本章小结 |
| 第五章 模拟电路参数优化方法的案例分析 |
| 5.1 电路优化中ANN模型的构建 |
| 5.1.1 ANN模型的配置 |
| 5.1.2 ANN模型与其他机器学习模型的性能比较 |
| 5.2 二级轨到轨运放的参数优化 |
| 5.3 五阶有源RC复数带通滤波器的参数优化 |
| 5.4 三级运放的设计与参数优化 |
| 5.4.1 三级运放的设计 |
| 5.4.2 三级运放的参数优化 |
| 5.5 关于数据平坦度对模型精度影响的讨论 |
| 5.6 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 论文创新点 |
| 6.3 研究展望 |
| 参考文献 |
| 致谢 |
| 攻读博士学位期间的的学术成果及奖励 |
| 附件 |
| 学位论文评阅及答辩情况表 |
（2）混合集成电路测试系统控制软件平台设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状与发展趋势 |
| 1.3 本论文的结构安排 |
| 第二章 软件需求分析及总体方案设计 |
| 2.1 混合集成电路测试系统概述 |
| 2.1.1 混合集成电路测试方法 |
| 2.1.2 混合集成电路测试系统原理 |
| 2.1.3 混合集成电路测试系统软件组成 |
| 2.2 控制软件平台需求分析 |
| 2.2.1 功能需求分析 |
| 2.2.2 性能需求分析 |
| 2.2.3 人机交互需求分析 |
| 2.3 控制软件平台总体方案设计 |
| 2.3.1 控制软件总体结构设计方案 |
| 2.3.2 可定制流程执行器设计方案 |
| 2.3.3 开发工具的选择 |
| 2.4 本章小结 |
| 第三章 测试程序开发模块设计与实现 |
| 3.1 视图层和适配器层设计与实现 |
| 3.1.1 人机交互界面设计与布局 |
| 3.1.2 人机交互界面实现方法 |
| 3.1.3 适配器层设计与实现 |
| 3.2 实体层设计与实现 |
| 3.2.1 可定制流程测试步骤设计 |
| 3.2.2 可定制流程测试步骤实体实现 |
| 3.3 用例层设计与实现 |
| 3.3.1 实体管理模块 |
| 3.3.2 业务逻辑模块 |
| 3.3.3 数据及等式解析功能模块 |
| 3.4 本章小结 |
| 第四章 可定制流程执行器设计与实现 |
| 4.1 执行器模型实现方法 |
| 4.1.1 测试流程执行原理 |
| 4.1.2 测试流程分析 |
| 4.1.3 执行器模型构建 |
| 4.2 功能软件交互模块的实现 |
| 4.2.1 驱动软件模块交互 |
| 4.2.2 向量编译软件模块交互 |
| 4.3 执行器调试模块实现方法 |
| 4.3.1 调试功能的设计 |
| 4.3.2 调试模块的实现 |
| 4.3.3 人机交互模块断点处理的实现 |
| 4.4 本章小结 |
| 第五章 控制软件平台测试与验证 |
| 5.1 测试环境搭建 |
| 5.2 测试方案 |
| 5.3 性能测试 |
| 5.3.1 运行时间 |
| 5.3.2 占用内存 |
| 5.4 功能测试 |
| 5.4.1 人机交互界面的功能验证 |
| 5.4.2 数据及等式解析模块的功能验证 |
| 5.4.3 可定制流程执行器的功能验证 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（3）ADC电路的模数混合测试通道研究（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究的背景与意义 |
| 1.2 国内外研究现状与分析 |
| 1.3 本文研究的内容和安排 |
| 第2章 模数混合测试通道的结构及原理分析 |
| 2.1 模拟测试通道 |
| 2.2 数字测试通道 |
| 2.3 模数转换器电路 |
| 2.4 本章小结 |
| 第3章 混合测试通道测量方法及关键模块设计 |
| 3.1 模数混合测试通道测量方法 |
| 3.2 模数混合测试通道指令 |
| 3.3 TBIC控制电路模块 |
| 3.4 ABM的控制电路模块 |
| 3.5 ADC电路模块 |
| 3.6 本章小结 |
| 第4章 模数混合测试通道的仿真及分析 |
| 4.1 MTAP控制器仿真测试 |
| 4.2 TBIC电路仿真测试 |
| 4.3 ABM电路仿真测试 |
| 4.4 DBM电路仿真测试 |
| 4.5 模数混合测试通道整体测试 |
| 4.6 模数转换器主要电路仿真测试 |
| 4.7 ADC整体电路仿真测试 |
| 4.8 版图布局的研究 |
| 4.9 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间发表的学术论文及科研成果 |
（4）3D SoC测试时间优化方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题背景、目的和意义 |
| 1.2 3DSoC基本概述 |
| 1.2.1 3DSoC的产生 |
| 1.2.2 3DSoC的集成 |
| 1.2.3 3DSoC测试面临的挑战 |
| 1.3 国内外研究现状 |
| 1.4 课题来源及主要研究内容 |
| 第二章 3DSoC测试简介 |
| 2.1 3DSoC测试流程 |
| 2.2 晶片测试 |
| 2.2.1 绑定前的测试 |
| 2.2.2 绑定中的测试 |
| 2.2.3 绑定后的测试 |
| 2.3 TSV测试 |
| 2.4 3DSoC可测性设计 |
| 2.5 3DSoC测试结构 |
| 2.5.1 TAM结构及设计 |
| 2.5.2 测试外壳结构 |
| 2.6 本章小结 |
| 第三章 基于博弈论的3DSoC测试优化方法 |
| 3.1 引言 |
| 3.2 问题描述 |
| 3.2.1 3DSoC测试结构优化 |
| 3.2.2 3DSoC测试时间优化 |
| 3.2.3 3D So C中 TAM设计优化 |
| 3.3 算法的理论基础 |
| 3.3.1 博弈论 |
| 3.3.2 帕累托最优 |
| 3.4 3DSoC测试优化的博弈模型 |
| 3.5 实验结果分析 |
| 3.6 本章小结 |
| 第四章 基于扫描链平衡设计的3DSoC测试优化方法 |
| 4.1 引言 |
| 4.2 问题描述 |
| 4.3 3DSoC测试优化策略 |
| 4.4 实验结果分析 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 攻读硕士学位期间所发表的学术论文 |
| 致谢 |
（5）高精度高速ADC测试方案设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究课题背景与意义 |
| 1.2 国内外研究现状和发展态势 |
| 1.3 课题技术指标与研究内容 |
| 第二章 测试系统搭建与测试方法设计 |
| 2.1 测试系统总体结构 |
| 2.1.1 测试系统结构选择 |
| 2.1.2 基于ATE的测试系统结构 |
| 2.2 引脚参数测试 |
| 2.2.1 参数扫描法测试 |
| 2.2.2 PPMU测试 |
| 2.3 模拟参数测试 |
| 2.3.1 静态参数测试 |
| 2.3.2 动态参数测试 |
| 2.4 电源参数测试 |
| 2.5 测试系统指标需求分析 |
| 2.6 本章小结 |
| 第三章 DIB与辅助电路设计 |
| 3.1 DIB总体结构 |
| 3.2 高精度时钟源设计 |
| 3.3 模拟通道设计及模拟通道校准 |
| 3.3.1 模拟通道设计 |
| 3.3.2 模拟通道校准 |
| 3.4 电源调理电路 |
| 3.5 本章小结 |
| 第四章 测试流程设计 |
| 4.1 测试流程总体框架 |
| 4.2 基本功能测试 |
| 4.3 引脚参数测试 |
| 4.3.1 参数扫描法测试 |
| 4.3.2 PPMU测试 |
| 4.4 模拟参数测试 |
| 4.4.1 模拟信号激励产生与数字信号采集 |
| 4.4.2 静态参数计算 |
| 4.4.3 动态参数计算 |
| 4.5 电源参数测试 |
| 4.6 本章小结 |
| 第五章 测试结果 |
| 5.1 测试基本流程 |
| 5.2 测试结果与分析 |
| 5.2.1 连通性测试与基本功能测试 |
| 5.2.2 引脚参数测试 |
| 5.2.3 静态参数测试 |
| 5.2.4 动态参数测试 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（6）基于数字信号处理的高精度ADC测试方法研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究课题背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 本文的主要工作 |
| 1.4 本文的结构安排 |
| 第二章 高精度ADC参数测试原理 |
| 2.1 高精度ADC频域测试参数 |
| 2.2 ADC频域参数测试技术 |
| 2.2.1 ADC测试输入信号生成 |
| 2.2.2 高精度ADC频域测试方法 |
| 2.3 FFT测试法常见问题 |
| 2.3.1 频谱泄露 |
| 2.3.2 栅栏效应 |
| 2.4 本章小结 |
| 第三章 加窗插值算法的研究及改进 |
| 3.1 窗函数描述及选择 |
| 3.2 窗函数设计 |
| 3.3 频谱插值算法 |
| 3.3.1 双谱线线性插值算法 |
| 3.3.2 三谱线线性插值算法 |
| 3.4 加窗插值算法的幅值修正 |
| 3.5 本章小结 |
| 第四章 测试信号生成算法及测试平台搭建 |
| 4.1 测试信号生成原理 |
| 4.2 基波幅度匹配和相位匹配 |
| 4.2.1 基波幅度匹配 |
| 4.2.2 基波相位匹配 |
| 4.3 非相干性识别和估计 |
| 4.3.1 基波的非相干性识别 |
| 4.3.2 DAC的非线性估计 |
| 4.4 测试信号的捕获 |
| 4.5 ADC评估实验板设计 |
| 4.5.1 总体硬件方案 |
| 4.5.2 待测ADC电路设计 |
| 4.6 本章小结 |
| 第五章 高精度ADC加窗插值频域测试 |
| 5.1 测试基本流程 |
| 5.2 测试结果与分析 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读硕士学位期间取得的成果 |
（7）集成电路测试系统显控软件设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状及发展趋势 |
| 1.3 论文主要内容及章节安排 |
| 第二章 软件需求分析及总体方案 |
| 2.1 集成电路测试系统与测试原理介绍 |
| 2.1.1 集成电路测试仪介绍 |
| 2.1.2 集成电路测试项目及原理 |
| 2.2 集成电路测试系统软件需求分析 |
| 2.2.1 总体软件需求分析 |
| 2.2.2 显控软件需求分析 |
| 2.3 显控软件总体方案设计 |
| 2.3.1 开发工具的选择 |
| 2.3.2 软件架构选择与实现方案 |
| 2.3.3 总体软件结构设计方案 |
| 2.4 本章小结 |
| 第三章 显控软件主体框架 |
| 3.1 视图设计与实现 |
| 3.1.1 人机交互主界面功能分析 |
| 3.1.2 人机交互主界面实现方法 |
| 3.2 展示器设计与实现 |
| 3.2.1 测试工程功能块 |
| 3.2.2 测试参数设置功能块 |
| 3.2.3 测试执行与结果设置功能块 |
| 3.3 用例管理器设计与实现 |
| 3.4 本章小结 |
| 第四章 参数设置模块 |
| 4.1 测试参数设置插件关系分析 |
| 4.2 通用测试参数设置插件 |
| 4.2.1 抽象数据类型 |
| 4.2.2 参数用例 |
| 4.2.3 视图与展示器 |
| 4.3 特殊测试参数设置插件 |
| 4.3.1 抽象数据类型 |
| 4.3.2 参数用例 |
| 4.3.3 视图与展示器 |
| 4.4 数据及等式解析模块 |
| 4.4.1 变量等式规则 |
| 4.4.2 等式解析算法 |
| 4.5 本章小结 |
| 第五章 测试执行与结果显示模块 |
| 5.1 测试流程插件 |
| 5.2 测试参数验证模块 |
| 5.2.1 参数验证模块 |
| 5.2.2 错误提示模块 |
| 5.3 测试执行模块 |
| 5.3.1 测试执行数据类型 |
| 5.3.2 码型解析类 |
| 5.3.3 测试流程执行类 |
| 5.4 运行可选项 |
| 5.5 结果显示模块 |
| 5.6 本章小结 |
| 第六章 测试与验证 |
| 6.1 白盒测试 |
| 6.2 黑盒测试 |
| 6.2.1 等式解析功能测试 |
| 6.2.2 参数验证功能测试 |
| 6.2.3 参数设置与执行功能测试 |
| 6.3 本章小结 |
| 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（8）三维片上系统测试时间及成本的优化方法研究（论文提纲范文）
| 致谢 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 研究目的和意义 |
| 1.3 国内外的研究现状 |
| 1.4 本文研究内容和论文章节安排 |
| 第二章 三维片上系统相关介绍 |
| 2.1 三维集成电路简介 |
| 2.1.1 三维集成制造工艺 |
| 2.1.2 三维集成设计规则 |
| 2.1.3 三维芯片优势与挑战 |
| 2.2 三维片上系统测试 |
| 2.2.1 芯片可测试性设计 |
| 2.2.2 3D SoC测试流程 |
| 2.3 三维芯片测试结构 |
| 2.3.1 测试访问机制相关介绍 |
| 2.3.2 测试外壳结构 |
| 2.4 本章小结 |
| 第三章 3D SoC并行测试中TAM调度优化设计 |
| 3.1 研究动机 |
| 3.2 三维片上系统并行测试设计 |
| 3.2.1 测试结构设计 |
| 3.2.2 3D SoC测试调度方法 |
| 3.2.3 基于装箱问题调度方法的弊端 |
| 3.3 测试调度约束条件 |
| 3.3.1 3D SoC功耗来源 |
| 3.3.2 功耗及并行性约束 |
| 3.4 基于向量调整的TAM调度优化设计 |
| 3.4.1 问题描述与变量定义 |
| 3.4.2 优化的测试外壳设计 |
| 3.4.3 功耗及测试并行性约束下的调度顺序调整 |
| 3.5 实验结果与分析 |
| 3.6 本章小结 |
| 第四章 基于TSV绑定成本的芯核布图策略 |
| 4.1 研究动机 |
| 4.2 影响测试成本的因素 |
| 4.2.1 三维片上系统测试成本控制 |
| 4.2.2 TSV绑定成本 |
| 4.3 TSV绑定的关键问题 |
| 4.3.1 TSV布局方式 |
| 4.3.2 测试TSV数量限制 |
| 4.4 3D SoC扫描链设计 |
| 4.4.1 3D SoC芯核分层布图方案 |
| 4.4.2 基于模拟退火算法的扫描链分配 |
| 4.5 3D SoC测试成本优化策略 |
| 4.5.1 协同考虑TSV绑定的成本模型 |
| 4.5.2 基于最短路径算法的TSV布局 |
| 4.5.3 芯核分层布图优化算法 |
| 4.6 实验结果与分析 |
| 4.7 本章小结 |
| 第五章 总结和展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 读硕士学位期间发表的论文 |
（9）三维集成电路测试关键技术研究（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 缩写对照表 |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 研究动机：3D IC测试技术的主要问题与挑战 |
| 1.2.1 测试流程、成本与资源 |
| 1.2.2 可测试性设计 |
| 1.2.3 测试访问 |
| 1.2.4 测试功耗 |
| 1.3 三维集成电路测试研究现状及其局限性 |
| 1.4 研究内容及主要贡献 |
| 1.4.1 3D IC中间绑定测试次序优化 |
| 1.4.2 3D IC中间绑定测试时间优化 |
| 1.4.3 基于脉宽缩减的绑定前TSV测试研究 |
| 1.5 课题来源与论文的组织结构 |
| 第二章 三维集成电路概述 |
| 2.1 三维集成电路发展动力 |
| 2.1.1 互连延迟 |
| 2.1.2 存储器带宽与时延 |
| 2.1.3 功耗与噪声 |
| 2.1.4 外形尺寸 |
| 2.1.5 更低的成本 |
| 2.1.6 异构集成和电路安全性 |
| 2.2 三维集成工艺 |
| 2.2.1 三维堆叠技术 |
| 2.2.2 三维互连技术 |
| 2.2.3 TSV制造技术 |
| 2.2.4 三维绑定技术 |
| 2.3 三维集成电路研究现状 |
| 2.3.1 3D IC设计 |
| 2.3.2 3D IC容错 |
| 2.3.3 3D IC散热 |
| 2.3.4 3D IC制造成本 |
| 2.3.5 3D IC老化测试 |
| 2.4 三维集成电路面临的挑战 |
| 2.5 本章小结 |
| 第三章 三维集成电路测试研究进展 |
| 3.1 3D IC测试技术概述 |
| 3.1.1 3D IC绑定前测试技术 |
| 3.1.2 3D IC中间绑定测试技术 |
| 3.1.3 3D IC绑定后测试技术 |
| 3.2 3D IC测试流程优化 |
| 3.3 TSV测试技术研究概述 |
| 3.3.1 TSV故障模型 |
| 3.3.2 基于探针/无接触探针的TSV测试技术 |
| 3.3.3 基于BIST的TSV测试技术 |
| 3.4 3D IC测试挑战 |
| 3.4.1 测试访问局限性 |
| 3.4.2 测试时的热量威胁 |
| 3.4.3 TSV测试技术挑战 |
| 3.4.4 老化测试研究不足 |
| 3.4.5 BIST方法缺点 |
| 3.5 本章小结 |
| 第四章 三维集成电路中间绑定测试次序优化 |
| 4.1 研究动机与主要贡献 |
| 4.2 三维集成电路良率模型和成本模型 |
| 4.2.1 三维集成电路良率模型 |
| 4.2.2 三维集成电路成本模型 |
| 4.3 考虑绑定失效概率的中间绑定测试次序优化 |
| 4.3.1 三维集成电路测试流程和重排堆叠 |
| 4.3.2 基于贪婪策略的重排堆叠方案 |
| 4.3.3 实验参数配置 |
| 4.4 实验结果与分析 |
| 4.4.1 堆叠次序对FAR的影响 |
| 4.4.2 堆叠层数对FAR的影响 |
| 4.4.3 TSV冗余度对FAR的影响 |
| 4.5 本章小结 |
| 第五章 三维集成电路中间绑定测试时间优化 |
| 5.1 研究动机与主要贡献 |
| 5.2 中间绑定测试时间建模 |
| 5.3 基于整数线性规划的中间绑定测试时间优化 |
| 5.4 实验结果与分析 |
| 5.4.1 测试管脚与测试TSV对中间绑定测试时间的影响 |
| 5.4.2 三维堆叠布局对中间绑定测试时间的影响 |
| 5.4.3 功耗约束对中间绑定测试时间的影响 |
| 5.5 本章小结 |
| 第六章 基于脉宽缩减的绑定前TSV测试研究 |
| 6.1 研究动机与主要贡献 |
| 6.2 TSV测试技术概述 |
| 6.2.1 TSV电气模型与故障模型 |
| 6.2.2 基于BIST的TSV测试研究 |
| 6.3 基于脉宽缩减的TSV测试研究 |
| 6.3.1 脉宽缩减原理 |
| 6.3.2 基于脉宽缩减的TSV测试方案 |
| 6.4 实验结果与分析 |
| 6.4.1 测试分辨率与供电电压的独立性 |
| 6.4.2 电阻开路故障和泄露故障的检测范围 |
| 6.4.3 面积开销分析 |
| 6.5 本章小结 |
| 第七章 总结与展望 |
| 7.1 本文主要贡献 |
| 7.2 研究趋势与展望 |
| 参考文献 |
| 攻读博士学位期间发表的学术论文 |
| 攻读博士学位期间参加的科研项目 |
（10）三维SoC测试结构设计与优化方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 三维集成电路与三维 SoC |
| 1.1.1 三维集成电路的产生与发展 |
| 1.1.2 三维 SoC 的集成 |
| 1.1.3 三维 SoC 集成的问题与挑战 |
| 1.2 三维 SoC 的测试 |
| 1.3 课题来源、创新点及论文结构 |
| 第2章 三维 SoC 测试的基本内容 |
| 2.1 三维 SoC 测试概述 |
| 2.2 二维与三维 SoC 测试的对比 |
| 2.3 圆片的测试 |
| 2.3.1 绑定前测试 |
| 2.3.2 绑定后测试 |
| 2.4 TSV 的测试 |
| 2.5 三维 SoC 测试的限制因素 |
| 2.5.1 测试端口数量限制 |
| 2.5.2 TSV 数量限制 |
| 2.5.3 功耗限制 |
| 2.5.4 温度限制 |
| 2.6 三维 SoC 的可测性设计 |
| 2.6.1 三维 SoC 测试结构设计 |
| 2.6.2 三维 IP 核测试封装扫描链平衡 |
| 2.6.3 三维 SoC 的测试调度 |
| 2.7 本章小结 |
| 第3章 三维 SoC 测试结构设计 |
| 3.1 三维 SoC 测试结构概述 |
| 3.2 二维与三维 SoC 测试结构的国际标准 |
| 3.2.1 IEEE 1500 标准 |
| 3.2.2 IEEE P1838 标准 |
| 3.3 三维 SoC 测试封装设计 |
| 3.3.1 测试框架设计 |
| 3.3.2 三维 SoC 测试模式与编码 |
| 3.3.3 基于串行结构的三维 SoC 测试访问机制设计 |
| 3.3.4 基于并行结构的三维 SoC 测试访问机制设计 |
| 3.4 实验仿真 |
| 3.4.1 基于串行结构的三维 SoC 测试实验结果 |
| 3.4.2 基于并行结构的三维 SoC 测试实验结果 |
| 3.5 本章小结 |
| 第4章 一种中粒度 IP 核测试封装扫描链平衡方法 |
| 4.1 引言 |
| 4.2 三维中粒度 IP 核 |
| 4.3 三维封装扫描链平衡方法 |
| 4.3.1 三维 IP 核封装扫描链平衡模型 |
| 4.3.2 长度参考值指导的封装扫描链平衡过程 |
| 4.3.3 基于长度参考值调整的封装扫描链平衡方法 |
| 4.3.4 基于扫描链位置假设的封装扫描链平衡方法 |
| 4.3.5 TSV 数量的计算 |
| 4.4 实验与结果分析 |
| 4.4.1 实验环境 |
| 4.4.2 实验结果 |
| 4.4.3 结果分析 |
| 4.5 本章小结 |
| 第5章 基于三维 IP 核的 SoC 测试调度方法 |
| 5.1 引言 |
| 5.2 含混合粒度三维 IP 核的 SoC 测试调度 |
| 5.3 三维 SoC 测试调度方法 |
| 5.3.1 功耗约束下基于硬核的三维 SoC 测试调度算法 |
| 5.3.2 功耗约束下基于软核的三维 SoC 测试调度算法 |
| 5.3.3 温度约束下基于软核的三维 SoC 测试调度算法 |
| 5.4 实验与结果分析 |
| 5.4.1 实验环境 |
| 5.4.2 功耗约束下基于硬核的三维 SoC 调度实验 |
| 5.4.3 功耗约束下基于软核的三维 SoC 调度实验 |
| 5.4.4 温度约束下基于软核的三维 SoC 调度实验 |
| 5.4.5 实验结果分析 |
| 5.5 本章小结 |
| 结论 |
| 参考文献 |
| 攻读学位期间发表的学术论文 |
| 致谢 |
四、混合信号集成电路测试中的约束条件分析（论文参考文献）
- [1]模拟集成电路设计与优化方法研究[D]. 李亚萍. 山东大学, 2021(10)
- [2]混合集成电路测试系统控制软件平台设计与实现[D]. 吴晓涓. 电子科技大学, 2021(01)
- [3]ADC电路的模数混合测试通道研究[D]. 李怀亮. 黑龙江大学, 2020(04)
- [4]3D SoC测试时间优化方法研究[D]. 赵月. 哈尔滨师范大学, 2020(01)
- [5]高精度高速ADC测试方案设计与实现[D]. 林源泉. 电子科技大学, 2020(08)
- [6]基于数字信号处理的高精度ADC测试方法研究[D]. 何江涛. 电子科技大学, 2019(01)
- [7]集成电路测试系统显控软件设计与实现[D]. 刘欢. 电子科技大学, 2019(01)
- [8]三维片上系统测试时间及成本的优化方法研究[D]. 吴欣舟. 合肥工业大学, 2019(01)
- [9]三维集成电路测试关键技术研究[D]. 常郝. 合肥工业大学, 2015(05)
- [10]三维SoC测试结构设计与优化方法研究[D]. 王帅. 哈尔滨工业大学, 2013(03)