一、谈《原码一位乘法与补码一位乘法规则比较》的教学（论文文献综述）
宋辉[1]（2020）在《基于时间预测算法的数据采集系统工作模式管理研究》文中提出如今的设备都十分关注寿命和可靠性,芯片温度的上升将会导致寿命大大降低,故障无法及时发现使得可靠性降低,常用的解决办法是通过休眠使得芯片在空闲期间尽快降温,通过故障诊断及时发现系统的故障,为了不影响设备使用,这些功能会被安排在系统空闲时运行。这些功能的运行伴随着的一些问题,在休眠时的瞬间启动将造成系统功率较大波动使得电源模块寿命下降,在空闲期间进行故障诊断可能影响设备启动,所以如何合理的利用空闲时间,如何在系统空闲期间合理的安排休眠以及故障诊断等模式成为了重要研究课题。本文的研究是针对反复工作的数据采集系统进行模式管理研究。研究的模式有正常工作模式、浅度休眠模式、深度休眠模式和自检模式,同时针对空闲时间长度的不同,设计了不同的模式管理方案。为了评估模式管理效果,设计了一项指标,该指标为有效管理率,有效管理率为系统正确选择模式管理方案同时顺利执行对应模式的概率,本文的研究目标是系统能在1秒内从空闲状态切换成正常工作状态,并且有效管理率达到90%。本文是基于空闲时间预测算法来实现模式管理,根据预测的空闲时间长度来选择合适的模式管理方案。研究对比了指数平滑算法、ARIMA算法、GM（1,1）算法以及指数平滑算法与GM（1,1）算法取平均值的效果以及特点,选择利用指数平滑算法和GM（1,1）算法设计模式管理策略,并指出可利用这两种算法的加权平均提高模式管理效果,最后利用这两种算法输入数量不同的特点对本文的模式管理策略进行了设计。本文对模式管理策略进行了测试,通过将不同阈值和权值进行组合进行测试,找到了最佳的阈值和权值的组合使得有效管理率达到了90%,达到了本文的目标。最后经过仔细分析,本文最终的模式管理策略与采用其他预测算法的策略相比,在保证快速启动的前提下,能做到增加深度休眠时间的同时对电源模块造成的负担更小,同时进行故障诊断的次数也更多,符合本文模式管理研究的目标。
王珊[2]（2020）在《基于同态加密的医疗数据隐私保护应用研究》文中认为随着医疗信息化的不断普及,医疗数据的规模也在不停增长。人们经过对医疗数据的剖析和研究,了解了医疗数据之间的内在联系,从而为提升医疗服务的质量提供数据支持。但医疗数据中含有很多的隐私信息,如何保护隐私信息成为限制医疗数据分析的重要问题。本文首先提出了一种基于同态加密的医疗数据隐私保护方案,由信息采集端、边缘服务器、云计算服务器和用户端组成。在该方案中,信息采集端对医疗数据进行采集,并利用公钥加密方案进行加密;边缘服务器将数据由公钥加密算法加密转换成由同态加密算法加密;云计算服务器的功能是对加密数据的存储和计算。该方案既能对医疗数据进行分析和计算,又能保证医疗数据在传输、存储和计算过程中的隐私安全。在上述方案的基础上,本文提出了一种密文域下的分类算法。该算法以同态加密算法的同态性为基础,结合数值比较器,可以对加密数据进行k-近邻分类。为进一步满足日常数据分析的需求,本文提出了一种密文域下的统计方案。该统计方案能计算数据的平均值、极差和极值等统计量,实现对加密数据的统计分析。在进行数据分类和统计的过程中,不会泄露用户的敏感信息,保护了数据安全。仿真实验表明,本方案使用的同态加密算法的运算效率可以满足日常医疗数据分析的应用。在保证用户医疗数据隐私安全的前提下,本方案能正确计算出密文数据的平均值和极值,同时能对密文数据进行k-近邻分类,从而减轻了用户的计算压力和存储压力,充分展现了云计算的优势。
仲亚[3]（2019）在《FPGA中DSP模块的研究与设计》文中研究表明随着FPGA芯片的不断发展,其内部的集成功能模块不断增多,例如集成PCIe模块来使用通信总线与接口的标准,来应对高速信号传输的需要;同样地,集成了DSP模块来适应开发者对计算能力的需求。值得注意的是,这里的DSP模块与传统的DSP芯片有了很大的区别,它舍弃了如指令集系统等大部分的功能,仅保留了运算逻辑,成为FPGA芯片的计算核心,搭载了DSP模块的FPGA在运算的性能上有了很大的提高。本文首先介绍了DSP模块以及其组成部件的研究背景,并对它们的发展历程进行了调研。接着本文进行了DSP模块中主要子部件的优化设计:首先,本文根据DSP模块的要求重新设计了加法器,在分析了现有加法器的基础上提出了新型的混合型加法器,优化之后的加法器采用树形进位结构,并在求和逻辑上增加了进位选择结构;其次本文介绍了现有的乘法器实现方案,包括各种超前进位乘法器。在分析了乘法器各个阶段的工作原理之后,本文针对乘法器的部分积压缩阶段进行优化,给出了压缩器与压缩算法的优化方案,设计了新型的压缩器与压缩算法,并在此基础上设计了新型的乘法器。本文最后给出了DSP模块整体架构的设计方案,并进行相关功能模式工作过程的介绍。在设计工作完成之后,本文还给出了DSP模块的功能仿真方案,包括仿真平台的搭建与仿真结果的分析;本文还对DSP模块进行了功耗建模来进行整体功耗的评估;对DSP每条路径都进行了时序分析,同时也给出了设计过程中面积优化的策略以及相关数据。本论文课题来自与系里卓越工程师计划合作的企业,电路进行功能仿真时采用的是Synopsys公司的VCS软件,逻辑综合采用的Design Compiler软件,布局布线采用的是IC Compiler软件,采用的工艺是TSMC的40nm工艺库。本文所设计DSP模块可以实现如乘法、乘累加等多种运算功能,提高了国产FPGA芯片的性能。
王景悟[4]（2017）在《基于FPGA的单双精度浮点运算器研究与实现》文中提出计算机可以处理数值、文字、图片及各种模拟信息,这些信息都是以数据形式表示的。数据有两种表示格式:定点数和浮点数,定点数只能表示整数和纯小数,在机器数定长的情况下其表示范围小,精度也不高;而同等情况下浮点数可以表示更大的数据,并且有更高的精度。随着计算机应用的日益宽广,浮点数据的运算也变得复杂,浮点运算单元在设计中是一个独立的模块,而且是处理器设计中重要的环节,为了使浮点运算器处理数据变得灵活,以及减少硬件资源的消耗,本文在研究了各种浮点运算器的基础上设计了一款单双精度共享一套硬件资源的浮点运算器。首先本文介绍了IEEE-754标准,分析了单精度与双精度浮点数储存格式,查阅了有关浮点运算器的文献与资料,阐述了浮点数加、减、乘和除的基本运算规则和算法,还分析与研究了浮点数的加法器、减法器、乘法器与除法器结构设计。然后使用硬件描述语言Verilog HDL在Quartus II软件上完成了浮点运算器代码的编写和综合仿真,并将所设计的浮点运算器下载到DE2-70开发板进行了测试验证,最终本文在FPGA上实现了可运行一路双精度或两路单精度并行的浮点运算器。本文所设计的浮点运算器经DE2-70开发板测试结果表明可以有效地、正确的进行单双精度浮点数运算,在单双精度浮点数运算之间可以灵活切换,并且单双精度浮点运算共用一套硬件资源。
李智伟[5]（2017）在《三值量子可逆逻辑电路的研究与设计》文中认为量子逻辑系统分为二值量子系统和多值量子系统,目前对多值量子系统的研究甚少,但多值量子系统在信息安全、编码量子位等方面都优于二值量子系统,所以未来往多值量子系统发展是一种趋势。三值量子系统作为多值量子系统的最小情况,具有重要的研究意义,从已有的三值量子逻辑电路的研究成果中可以发现,研究者对于三值量子逻辑电路的研究大多侧重于综合方法,而对其优化方法的研究较少,因此,本文对三值量子逻辑电路的优化设计进行了研究,具体研究内容如下:（1）提出并证明了14条三值量子逻辑电路优化规则。根据三值量子基本门级联的特性,总结出14条优化规则,这些优化规则适用于大多数三值量子逻辑电路,可以有效的优化由三值Toffoli门、三值Feynman门、三值M-S门构成的三值量子逻辑电路。（2）设计出了三值量子逻辑电路优化算法。基于上述的14条优化规则,设计出了三值量子逻辑电路优化算法,然后使用C语言在VC++6.0环境下对该算法进行了编程实现,以便当三值量子逻辑电路的输入位数和门数过多时,仍能参照本文设计的14条优化规则去优化电路。（3）实现了三值量子全加器、全减器、加减器的优化设计。依次对n位三值量子全加器、全减器、加减器进行了人工设计,再使用上述的优化算法对电路进行改良,改良后的电路与目前已见报道的同类型电路相比,量子代价和辅助线都是最少的,是当前该类型电路的最优设计,对三值量子逻辑电路的设计有启发作用,也进一步证明了本文设计的优化规则及优化算法的实用性。（4）实现了三值量子乘法器的优化设计。目前尚未见到有使用三值Toffoli门、三值Feynman门及三值M-S门设计的三值量子乘法器的报道,因此,本文设计出了一位三值量子乘法器的电路并利用上述优化算法对电路进行改进,最后基于常规逻辑的阵列乘法器组成原理设计出了n×n位三值量子乘法器,为三值量子逻辑电路的设计提供参考。
吴荣海,姚丽,李霞[6]（2016）在《Logisim在计算机专业硬件基础课程综合性实验中的应用探索》文中指出将Logisim引入计算机硬件基础课程开放实验项目的综合性实验项目中,并给出"利用Logisim设计实现原码一位乘法器"实验项目的设计仿真过程,仿真结果证明,将Logisim引入综合性实验项目中具有可行性。
孙丽[7]（2015）在《计算思维下再谈补码设计思想》文中研究说明按照计算思维过程对补码及运算设计思想进行了阐述。论述了在计算机组成原理课程中为什么需要设计补码,补码能解决哪些运算问题,分别从补码加减乘除法运算对补码运算特性进行了讨论。最后对补码设计的计算思维过程进行了总结。
孙丽[8]（2015）在《计算思维下再谈原码设计思想》文中研究指明该文按照计算思维过程对原码设计思想进行了阐述,论述了原码为何在计算机组成原理课程中出现,原码能解决哪些运算问题,分别从原码加减法、原码乘除法对原码运算特性进行了讨论。最后总结了原码设计的计算思维过程。
武迎飞[9]（2014）在《基于FPGA的浮点运算加速方法的研究》文中研究表明随着高科技和社会经济的发展，计算机处理大数量级数值的需求日益剧增，并涉及到科研以及社会的各个领域。如何快速地实现高性能的科学数值计算已经成为我们当前必须面对的一个关键问题。本论文就如何提高浮点数的运算速度这个问题，把浮点乘、加运算作为研究对象，对基于FPGA的浮点乘加融合进行了研究与设计。在充分理解和分析现有浮点乘加融合算法的基础上，通过改进运算部件的关键技术来完成研究目标。采用VHDL语言及Block Diagram对其功能进行设计，在Alter公司的DE2实验板对该设计进行仿真实现。论文深入研究了64位浮点数乘加部件的总体结构及设计方法，设计并实现了各个阶段的关键技术：解码、乘法器、对阶移位、前导1预测、规格化移位、舍入。乘法器的设计包括符号扩展、部分积的产生、5选1选择器以及在3:2CSA基础上设计出的4:2CSA，实现了53位尾数相乘的乘法器。针对乘加融合的基础部件加法器，设计并实现了3:2CSA，比较了超前进位加法器，为浮点运算在加速方面得到提升提供了依据。在对阶移位部分，本文设计了161移位器，根据浮点指数的不同，分析了移位器三种情况。此外，文章详细分析了三输入前导1预测算法，并设计实现了三输入前导1预测编码，采用模块化的编码树，实现了前导1预测。最后，综合64位浮点数乘加部件，完成乘加融合总体结构，实现了乘加融合的FPGA仿真。通过仿真实现来验证各部件结果，由验证结果可知，浮点数运算在速度上得到了提升。
李清宝,雷明[10]（2013）在《谈计算机组成原理课程中运算方法的教与学》文中认为运算方法一直是计算机组成原理课程教学的难点,枯燥乏味的数据表示和数据运算,教师难教,学生理解掌握困难,不少学生容易把该部分内容理解成数学中的数值计算,甚至还有部分学生只学会了运算的演算过程,并未真正懂得数据在计算机中是如何快速完成运算的,更没有领会到计算机设计过程中的简约化、归一化和快速处理的核心设计思想。本文从数据表示入手,以加、减、乘法运算为例,通过运算过程的分析,揭示计算机该部分内容设计的基本思路,结合自己多年从事该门课的教学体会,探讨在该部分内容学习时如何引导学生思考的教学方法。
二、谈《原码一位乘法与补码一位乘法规则比较》的教学（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、谈《原码一位乘法与补码一位乘法规则比较》的教学（论文提纲范文）
（1）基于时间预测算法的数据采集系统工作模式管理研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 模式管理研究现状 |
| 1.2.2 时间序列预测算法研究现状 |
| 1.3 本文的主要研究内容 |
| 第2章 FPGA数据采集系统平台设计 |
| 2.1 引言 |
| 2.2 总体设计分析 |
| 2.3 硬件平台总体设计 |
| 2.4 电源设计 |
| 2.5 主控芯片相关设计 |
| 2.6 数据采集模块设计 |
| 2.6.1 内部数据采集系统 |
| 2.6.2 外部数据采集系统 |
| 2.7 本章小结 |
| 第3章 模式管理软件设计 |
| 3.1 引言 |
| 3.2 模式管理软件方案分析 |
| 3.3 正常工作模式软件设计 |
| 3.3.1 数据采集软件设计 |
| 3.3.2 数据通讯软件设计 |
| 3.3.3 正常工作模式设计 |
| 3.4 休眠模式软件设计 |
| 3.4.1 各芯片休眠功能研究 |
| 3.4.2 休眠模式具体设计 |
| 3.5 自检模式软件设计 |
| 3.6 模式切换软件设计 |
| 3.7 本章小结 |
| 第4章 基于预测算法的模式管理策略 |
| 4.1 引言 |
| 4.2 模式管理模型分析 |
| 4.3 时间序列预测算法分析 |
| 4.3.1 指数平滑预测算法 |
| 4.3.2 ARIMA预测算法 |
| 4.3.3 GM(1,1)预测算法 |
| 4.3.4 算法分析 |
| 4.4 模式管理策略设计 |
| 4.5 本章小结 |
| 第5章 基于FPGA的模式管理策略实现 |
| 5.1 引言 |
| 5.2 数据格式分析 |
| 5.3 预测算法的FPGA实现 |
| 5.3.1 基本运算的FPGA实现 |
| 5.3.2 预测算法的FPGA实现 |
| 5.4 模式管理策略的FPGA实现 |
| 5.5 本章小结 |
| 第6章 实验与结果分析 |
| 6.1 引言 |
| 6.2 模式管理测试方案设计 |
| 6.3 模式管理策略测试实验 |
| 6.4 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
（2）基于同态加密的医疗数据隐私保护应用研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 医疗数据的发展历程和研究现状 |
| 1.3 全同态加密的研究现状 |
| 1.3.1 同态加密的发展历程 |
| 1.3.2 密文运算的研究现状 |
| 1.4 本文的研究思路 |
| 第2章 相关技术简介 |
| 2.1 符号说明及相关定义 |
| 2.1.1 符号说明 |
| 2.1.2 相关定义 |
| 2.2 困难性问题和安全假设 |
| 2.3 基于整数的全同态加密方案 |
| 2.4 算术同态运算方案 |
| 2.4.1 补码的同态运算 |
| 2.4.2 加法的同态运算 |
| 2.4.3 乘法的同态运算 |
| 2.4.4 除法的同态运算 |
| 2.5 本章小结 |
| 第3章 基于同态加密的医疗数据隐私保护方案 |
| 3.1 移动医疗数据隐私保护方案 |
| 3.2 详细设计 |
| 3.2.1 信息采集端 |
| 3.2.2 边缘服务器 |
| 3.2.3 云服务器 |
| 3.2.4 用户端 |
| 3.3 本章小结 |
| 第4章 基于同态加密的医疗数据密文分类算法 |
| 4.1 现有的密文分类算法 |
| 4.2 医疗数据在云计算中的应用模型 |
| 4.3 加密数据的比较计算 |
| 4.4 k-近邻算法 |
| 4.5 基于同态加密的k-近邻算法 |
| 4.6 性能分析 |
| 4.6.1 效率分析 |
| 4.6.2 方案的复杂性 |
| 4.6.3 正确性分析 |
| 4.7 本章小结 |
| 第5章 基于同态加密的医疗数据密文统计方案 |
| 5.1 平均值的同态计算 |
| 5.2 极值的同态计算 |
| 5.3 方差的同态计算 |
| 5.4 众数的同态计算 |
| 5.5 实验结果 |
| 5.6 密文统计方案时间复杂度分析 |
| 5.6.1 对称多项式的定义及性质 |
| 5.6.2 同态运算的时间复杂度 |
| 5.7 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
| 攻读硕士期间发表(含录用)的学术论文 |
（3）FPGA中DSP模块的研究与设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究背景与意义 |
| 1.2 研究现状 |
| 1.2.1 加法器研究现状 |
| 1.2.2 乘法器研究现状 |
| 1.2.3 DSP模块研究现状 |
| 1.3 论文的主要工作 |
| 第二章 DSP模块中加法器与乘法器设计 |
| 2.1 基于Sklansky树结构的改进型加法器设计 |
| 2.1.1 加法器设计原理 |
| 2.1.2 超前进位树加法器原理 |
| 2.1.3 加法器的优化设计 |
| 2.2 基于改进型压缩器与压缩算法的乘法器设计 |
| 2.2.1 乘法器的基本概念 |
| 2.2.2 乘法器设计方案介绍 |
| 2.2.3 压缩器的优化设计方案 |
| 2.2.4 压缩算法设计研究 |
| 2.2.5 乘法器设计小结 |
| 2.3 本章小结 |
| 第三章 DSP模块整体结构设计 |
| 3.1 DSP模块设计目标 |
| 3.1.1 功能目标 |
| 3.1.2 性能目标 |
| 3.2 DSP模块设计概述 |
| 3.3 DSP模块的组成 |
| 3.4 DSP模块具体实现 |
| 3.4.1 整体结构 |
| 3.4.2 流水级数的选择 |
| 3.5 DSP模块主要工作模式介绍 |
| 3.5.1 乘法器模式 |
| 3.5.2 乘累加器模式 |
| 3.5.3 通用乘加器模式 |
| 3.6 本章小结 |
| 第四章 DSP模块的功能验证 |
| 4.1 验证简介 |
| 4.1.1 验证思想 |
| 4.1.2 验证语言 |
| 4.1.3 UVM简介 |
| 4.2 DSP模块功能点 |
| 4.3 DSP模块验证方法 |
| 4.3.1 验证思想功能框图 |
| 4.3.2 测试用例 |
| 4.4 仿真结果分析 |
| 4.5 覆盖率 |
| 4.5.1 代码覆盖率 |
| 4.5.2 功能覆盖率 |
| 4.6 本章小结 |
| 第五章 DSP模块的性能测试 |
| 5.1 DSP模块的功耗 |
| 5.1.1 加法器性能指标 |
| 5.1.2 乘法器性能指标 |
| 5.1.3 DSP模块的功耗测试 |
| 5.2 DSP模块的时序分析 |
| 5.2.1 输入寄存器 |
| 5.2.2 预加寄存器 |
| 5.2.3 乘法寄存器 |
| 5.2.4 输出寄存器 |
| 5.2.5 纯组合逻辑 |
| 5.3 DSP模块的面积 |
| 5.3.1 设计考虑 |
| 5.3.2 DSP模块各部分面积 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文总结 |
| 6.2 未来展望 |
| 参考文献 |
| 附录1 |
| A.1 输入寄存器时序路径 |
| A.2 预加寄存器时序路径 |
| A.3 乘法寄存器时序路径 |
| A.4 输出寄存器时序路径 |
| 致谢 |
| 攻读硕士期间已发表的论文 |
（4）基于FPGA的单双精度浮点运算器研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题背景及意义 |
| 1.2 国内外浮点运算器研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 本文主要研究内容 |
| 1.4 本文内容安排 |
| 第二章 浮点数标准与开发环境简介 |
| 2.1 浮点数格式解析 |
| 2.1.1 浮点数格式 |
| 2.1.2 单精度和双精度格式 |
| 2.2 IEEE-754 浮点数特殊值 |
| 2.3 硬件开发环境 |
| 2.3.1 FPGA简介 |
| 2.3.2 DE2-70 开发板的简介 |
| 2.4 软件开发环境 |
| 2.5 硬件描述语言 |
| 2.6 系统开发流程 |
| 第三章 浮点运算器算法研究 |
| 3.1 浮点加减法算法 |
| 3.1.1 浮点数加减基本运算 |
| 3.1.2 并行加法算法 |
| 3.2 浮点数乘法算法 |
| 3.2.1 浮点数乘法基本运算 |
| 3.2.2 阵列乘法器 |
| 3.3 浮点数除法算法 |
| 3.3.1 浮点数除法的基本运算 |
| 3.3.2 阵列除法器 |
| 第四章 浮点运算器结构设计 |
| 4.1 单双精度浮点运算器设计与实现 |
| 4.1.1 顶层模块设计 |
| 4.1.2 数据预处理 |
| 4.2 单双精度加减法器设计与实现 |
| 4.2.1 加运算器浮点数储存设计 |
| 4.2.2 浮点数尾数加结构 |
| 4.2.3 加减法器设计与实现 |
| 4.2.4 前导1的查找 |
| 4.2.5 阶码运算结构设计 |
| 4.3 单双精度乘法器设计与实现 |
| 4.3.1 浮点数尾数乘结构 |
| 4.3.2 乘法器设计与实现 |
| 4.3.3 前导1查找与尾数舍入 |
| 4.3.4 指数运算结构 |
| 4.4 单双精度除法器设计与实现 |
| 4.4.1 浮点数尾数除结构设计 |
| 4.4.2 除法器设计与实现 |
| 第五章 浮点运算器的功能测试 |
| 5.1 浮点运算器的测试 |
| 5.1.1 加减法器功能测试 |
| 5.1.2 乘法器功能测试 |
| 5.1.3 除法器功能测试 |
| 5.2 浮点运算器验证 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间发表的论文 |
（5）三值量子可逆逻辑电路的研究与设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状及发展方向 |
| 1.3 论文的研究内容和创新点 |
| 1.4 论文的章节安排 |
| 第二章 量子信息与量子可逆逻辑电路 |
| 2.1 量子信息 |
| 2.1.1 单量子比特 |
| 2.1.2 多量子比特 |
| 2.2 量子逻辑门 |
| 2.2.1 单比特量子门 |
| 2.2.2 多比特量子门 |
| 2.3 量子可逆逻辑电路 |
| 2.3.1 量子可逆逻辑电路的性能指标 |
| 2.3.2 量子可逆逻辑电路综合方法 |
| 2.4 本章小结 |
| 第三章 三值量子逻辑电路的优化规则研究及优化算法设计 |
| 3.1 三值量子逻辑概述 |
| 3.1.1 三值量子比特 |
| 3.1.2 三值量子逻辑基本门 |
| 3.1.3 三值Toffoli门的扩展 |
| 3.2 三位三值Toffoli门的级联优化规则研究 |
| 3.2.1 三位三值Toffoli门级联的交换规则 |
| 3.2.2 三位三值Toffoli门级联的删除规则 |
| 3.2.3 三位三值Toffoli门级联的合并规则 |
| 3.2.4 三位三值Toffoli门级联的直接化简规则 |
| 3.2.5 三位三值Toffoli门级联的优化替换规则 |
| 3.3 n位三值Toffoli门的级联优化规则研究 |
| 3.3.1 n位三值Toffoli门级联的交换规则 |
| 3.3.2 n位三值Toffoli门级联的删除规则 |
| 3.3.3 n位三值Toffoli门级联的合并规则 |
| 3.3.4 n位三值Toffoli门级联的直接化简规则 |
| 3.3.5 n位三值Toffoli门级联的优化替换规则 |
| 3.4 基于规则的三值量子逻辑电路优化算法设计 |
| 3.4.1 基于规则的三值量子逻辑电路优化算法 |
| 3.4.2 优化算法的实验结果与分析 |
| 3.5 本章小结 |
| 第四章 三值量子全加器、全减器、加减器的优化设计 |
| 4.1 三值量子全加器的优化设计 |
| 4.1.1 一位三值量子全加器的优化设计 |
| 4.1.2 n位三值量子全加器的优化设计 |
| 4.2 三值量子全减器的优化设计 |
| 4.2.1 一位三值量子全减器的优化设计 |
| 4.2.2 n位三值量子全减器的优化设计 |
| 4.3 三值量子加减器的综合设计 |
| 4.3.1 一位三值量子加减器的优化设计 |
| 4.3.2 n位三值量子加减器的优化设计 |
| 4.4 设计结果分析与对比 |
| 4.5 本章小结 |
| 第五章 三值量子乘法器的优化设计 |
| 5.1 经典计算机的乘法器设计原理 |
| 5.1.1 乘法原理 |
| 5.1.2 迭代乘法器 |
| 5.1.3 阵列乘法器的组成原理 |
| 5.2 三值量子乘法器的优化设计 |
| 5.2.1 一位三值量子乘法器的优化设计 |
| 5.2.2 n×n位三值量子乘法器的优化设计 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 附录:攻读硕士期间参加的项目及成果 |
（7）计算思维下再谈补码设计思想（论文提纲范文）
| 1 补码的设计 |
| 2 补码加减法 |
| 3 补码乘除法 |
| 3.1 补码一位乘法 |
| 3.2 补码二位乘法 |
| 3.2.1 补码二位乘法思想 |
| 3.2.2 对于补码二位乘位算法的几个思考 |
| 4 结论 |
（8）计算思维下再谈原码设计思想（论文提纲范文）
| 1 原码加减法 |
| 2 原码乘除法 |
| 2.1原码乘法原型 |
| 2.2原码一位乘法 |
| 2.3原码二位乘法 |
| 2.3.1原码二位乘法思想 |
| 2.3.2对于原码两位乘位算法的几个思考 |
| 3 结论 |
（9）基于FPGA的浮点运算加速方法的研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题来源及研究目的 |
| 1.2 浮点运算单元评价指标 |
| 1.3 国内外研究现状 |
| 1.4 论文研究内容 |
| 1.5 本文的组织结构 |
| 第二章 64 位浮点乘加部件体系结构 |
| 2.1 IEEE754/854 介绍 |
| 2.2 64 位浮点格式数据表示 |
| 2.3 64 位浮点乘加流水线体系结构 |
| 2.4 本章小结 |
| 第三章 3:2CSA 的设计与性能分析 |
| 3.1 一位加法器 |
| 3.2 三数相加的超前进位加法器 |
| 3.2.1 两数相加的超前进位加法器 |
| 3.2.2 三数相加的超前进位加法器 |
| 3.3 3:2CSA 进位存储加法器 |
| 3.3.1 3:2CSA 进位存储加法器的分析 |
| 3.3.2 3:2CSA 进位存储加法器的设计 |
| 3.3.3 3:2CSA 进位存储加法器实现 |
| 3.4 超前进位加法器与 3:2CSA 进位存储加法器比较 |
| 3.5 本章小结 |
| 第四章 64 位浮点乘加部件的设计与实现 |
| 4.1 操作数解码 |
| 4.2 乘法器设计 |
| 4.2.1 符号扩展 |
| 4.2.2 部分积的产生 |
| 4.2.3 整数乘法与浮点数乘法的兼容 |
| 4.2.4 5 选 1 选择器 |
| 4.2.5 4:2CSA |
| 4.3 C 对阶移位 |
| 4.4 前导 1 预测 |
| 4.4.1 前导 1 预测分析 |
| 4.4.2 前导 1 预测编码 |
| 4.4.3 前导 1 预测逻辑电路 |
| 4.5 舍入 |
| 4.6 本章小结 |
| 第五章 64 位浮点乘加部件整合及验证 |
| 5.1 64 位浮点乘加部件整合 |
| 5.2 64 位浮点乘加部件验证 |
| 5.2.1 操作数解码模块验证 |
| 5.2.2 乘法器各部件验证 |
| 5.2.3 161 移位器验证 |
| 5.2.4 前导 1 预测验证 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
四、谈《原码一位乘法与补码一位乘法规则比较》的教学（论文参考文献）
- [1]基于时间预测算法的数据采集系统工作模式管理研究[D]. 宋辉. 哈尔滨工业大学, 2020(01)
- [2]基于同态加密的医疗数据隐私保护应用研究[D]. 王珊. 沈阳航空航天大学, 2020(04)
- [3]FPGA中DSP模块的研究与设计[D]. 仲亚. 上海交通大学, 2019(06)
- [4]基于FPGA的单双精度浮点运算器研究与实现[D]. 王景悟. 西安石油大学, 2017(02)
- [5]三值量子可逆逻辑电路的研究与设计[D]. 李智伟. 东华大学, 2017(05)
- [6]Logisim在计算机专业硬件基础课程综合性实验中的应用探索[J]. 吴荣海,姚丽,李霞. 考试周刊, 2016(93)
- [7]计算思维下再谈补码设计思想[J]. 孙丽. 电脑知识与技术, 2015(29)
- [8]计算思维下再谈原码设计思想[J]. 孙丽. 电脑知识与技术, 2015(28)
- [9]基于FPGA的浮点运算加速方法的研究[D]. 武迎飞. 河北工业大学, 2014(03)
- [10]谈计算机组成原理课程中运算方法的教与学[A]. 李清宝,雷明. 中国电子教育学会高教分会2013年学术年会论文集, 2013