一、个人计算机主存储器的发展及其容量的扩充（论文文献综述）
李鹏宇[1]（2021）在《面向Cisco路由器的蜜罐系统关键技术研究》文中研究说明路由器作为互联网基础设施,主要提供数据转发,网络寻址等重要任务,其安全状况对所在网络具有举足轻重的影响。Cisco作为全球最大的互联网设备厂商为全球骨干网络提供着最广泛的服务。虽然Cisco公司一直致力于提高其路由器的安防水平,但由于Cisco路由器型号和IOS版本众多,给安全研究带来困难。一些IOS漏洞和针对性攻击方式只有在安全事件爆发时才会被发现,造成大量经济损失。本文希望借鉴蜜罐思想主动发现针对Cisco路由器的攻击行为,并提前感知未知威胁。当前蜜罐研究多针对于PC端服务,路由器作为蜜罐场景构建的一部分,通常不被重视。有的蜜罐系统仅仅虚拟了路由功能而并没有采用高交互路由器,起不到对路由器安全研究的效果。本文设计了基于硬件仿真的高交互虚拟蜜罐,同时为了弥补虚拟化能力的不足,采用实体路由器作为补充蜜罐。提出了一种基于虚实结合的Cisco路由器蜜罐构建方法,并给出Cisco路由器蜜罐信息捕获和攻击判定条件。本文的主要工作包括:1.构建了Cisco IOS攻击链模型,对照攻击模型分析了路由器攻击的各个阶段特点。能够直观的反映出不同阶段的攻击目标、所使用的技术方法以及取得的效果和影响。攻击模型对路由器安全防护及蜜罐的配置策略有指导作用。2.提出了虚实结合的Cisco路由器蜜罐构建和部署方法。当前路由器平台蜜罐研究资料较少,在高交互蜜罐领域并没有形成一款专门针对路由器的蜜罐。通过对固件模拟执行的方式生成虚拟路由器,同时搭配实体路由器组成了高交互路由器蜜罐的硬件基础。针对虚实两种路由器的特点分别设计了相应的蜜罐路由器生成和控制技术,能够获取攻击行为的原始数据。3.提出了Cisco路由器蜜罐攻击行为判定方法。明确了路由器蜜罐的信息采集的内容并给出了相关信息的收集的方法手段。分别针对不同来源的信息给出了攻击判定方法,提出了基于告警信息的攻击行为分析流程。4.提出了基于返回地址内存哈希的ROP攻击定位分析方法。在Cisco路由器虚拟蜜罐指令监控的基础上,针对传统的ROP防护技术在解决Cisco IOS防护上存在的缺陷,提出了一种基于返回地址内存哈希验证的方法,能够在路由器遭受ROP攻击时有效定位出攻击发生位置,并截获关键shellcode代码。
母芥滨[2]（2020）在《基于PCIE总线的高速数据传输通道设计》文中认为随着无线通信技术和数字处理技术的飞速发展,开发人员越来越多地利用软件无线电思想来设计通信设备。软件无线电的设计理念是尽可能的将信号处理放在数字域用软件程序来实现,借助软件可编程的特性使得通信设备具有灵活性高、可靠性高和可扩展能力强的优点。然而随着5G等新兴的无线通信技术的商用化,软件无线电产品中需要及时处理的数据量越来越大,数据传输通道越来越多,对数据传输实时性的要求也越来越高。常应用于软件无线电平台等嵌入式系统中的传输总线如USB、以太网等因总线传输带宽有限,很容易造成数据传输的瓶颈。PCIE总线作为最新的计算机总线标准,能够满足软件无线电的数据传输需求,并能方便地应用于大部分个人计算机中。本论文正是针对软件无线电应用需求,设计了基于PCIE总线的高速数据传输通道,并将其封装成可复用的IP核,有利于降低高速数字系统的设计开发难度及重复验证成本。首先,在深入学习PCIE总线协议的基础上,确立了在FPGA上建立应用逻辑与计算机进行数据传输的系统框架。数据传输通道的设计重点为FPGA上的应用逻辑,其中又分为DMA接口逻辑和DMA控制逻辑。其次,对数据传输通道应用逻辑的各模块和软件程序进行设计与实现。采用Verilog HDL对DMA接口逻辑、DMA控制逻辑进行RTL设计。在DMA控制逻辑中,设计了基于通道轮循的DDR3存储控制方法,解决了多个通道同时访问一块DDR3存储器时存在冲突的问题。针对软件无线电的数据传输通道中速率动态可变的多通道传输,设计了基于信号带宽的动态优先级仲裁机制,优化传输效率。最后,对数据传输通道进行实际测试。在功能验证方面,利用vivado的内建逻辑分析仪针对应用逻辑里的DMA控制逻辑模块的功能展开测试。在性能验证方面,利用软件程序对数据传输通道的传输带宽进行测试。在整体测试方面,模拟软件无线电平台实际的工作环境,对数据传输通道的整体功能进行验证。结果表明本文所设计的数据传输通道在单通道时数据传输带宽可达2624MB/s,在32通道时传输带宽可达2175MB/s,能满足软件无线电环境中传输量大,多通道的数据传输需求,具有良好的工程应用价值。
刘鹏[3]（2020）在《基于BOOM处理器的访存优化研究与实现》文中进行了进一步梳理现代高性能处理器设计过程中,有两大重点问题:一个是处理器核心的计算性能,一个是处理器核心与存储系统的数据交互的效率。经过几十年的计算机体系结构的发展,随着处理器架构设计能力以及半导体制造工艺水平的提升,处理器性能正随着摩尔定律的速度不断进步。在处理器核心的计算能力达到一定高度时,处理器与存储器之间的数据通信效率就对处理器性能有着关键性的影响,并成为整体系统的一个瓶颈,我们通常称之为存储墙。为了解决存储墙问题,访存优化以及缓存系统的设计成为了现代处理器设计中的一个核心研究方向。BOOM乱序超标量流水线处理器是采用最新一代RISCV开源精简指令集架构的通用处理器,其采用了较多的经典微架构的设计。本文以BOOM处理器作为实验与优化的平台。首先,深入分析了其作为超标量乱序流水线处理器的架构特点和设计思路,同时分析其访存单元,缓存系统以及访存行为的特点与优化空间。写合并是一种常用可以有效减小处理器访存代价的缓冲区设计思路。在本文中,根据写合并的思想,缓存缺失处理机制及缓存系统的访存行为在缓存缺失处理机制中加入了写合并访存优化结构。在电路设计上,本文采用了基于Scala语言的全新硬件设计语言Chisel,还使用了一系列的RISCV工具链软件进行开发。其次,在缓存系统中加入写合并优化结构后,为了验证访存性能的提升,本文使用创新性的硬件敏捷开发流程,利用了最新的Diplomacy总线参数协商自动生成的设计方法,集成了一系列IP与硬件资源,设计与实现了一套完整So C平台总线。尤其在吸收Chisel语言作为高级语言的特性后,这样的设计方式给总线设计带来了优秀的可重用性,可扩展性及灵活性。本文应用的Tile Link协议作为新型的芯片级的总线互联协议,吸收了过去总线协议的优点,拥有一些适合于复杂系统的特性,也较好地支持缓存系统与总线系统的通信。最后基于Xilinx vc709 FPGA开发板与Vivado软件完成BOOM处理器平台设计的原型验证系统,完成Boot程序的编写,以及处理器上Linux系统启动的软硬件的协同,并进行了SPEC CPU 2006处理器基准性能测试程序的测试,结果表明本文设计实现的写合并优化方案对BOOM处理器平台的性能实现了最优2.8%的性能提升。通过DC综合工具结果可知,此优化机制对缓存系统造成的额外硬件开销,功耗,以及面积都影响较小。
徐敬蘅[4]（2019）在《面向异构系统的大气模式并行优化方法研究》文中研究说明近年来,全球气候变化和频发的极端天气现象对人类的生产生活产生了日益增长的威胁。大气数值模拟作为天气与气候研究的基本建模方法,对于气象预报和气候研究都起到了关键的作用。自第一台超级计算机部署以来,大气模式一直是超级计算机上的重要用户。随着模拟程序在模式精度、预报尺度、数据同化要求等维度的需求日益增长,大气模拟对超级计算机算力提出了更高的要求。大气模式经过数十年的发展,在由通用处理器构成的同构系统上已经有了成熟的并行方案。由于散热与功耗等诸多物理限制,基于通用CPU芯片的同构超级计算机已经无法满足性能增长的需求,基于众核处理器的异构超级计算机近年来得到了显着的发展。根据2018年11月发布的超级计算机Top500性能排行榜,目前世界上最快的七台超级计算机均采用了异构系统,其中众核处理器贡献了90%以上的算力。因此,探究大气模式在异构系统上的加速工作的需求十分紧迫。该工作从大气模式算子、核心模块算法及完整模式模拟三个层面出发,基于目前在全球最快的三台超级计算机中应用的三大类处理器（POWER CPU,Nvidia GPU,神威处理器）,对于大气模式在异构系统上的优化提出了系统化的解决方案。本文的主要贡献包括:·针对片上异构、结点异构两种高性能计算异构模式,提出了一种统一的异构任务划分方法与计算-通信重叠机制,全面地展示了程序在不同情况下的进程级并行方法,实现了异构计算资源的合理配置及计算任务的高效调度;·以IBM POWER8处理器为例,探究POWER系列CPU针对大气模拟算子及核心模块的优化方式,并提出性能优化框架,以充分利用处理器硬件资源;·综合四代GPU计算芯片（Fermi、Kepler、Pascal、Volta）特点,系统化地提出模式核心模块在GPU端调优策略,并创新性地提出软硬件协同优化方法,针对不同GPU芯片取得相对于Intel E5-2697（v2）CPU至多93倍性能提升;·基于国产神威芯片,结合软硬件特征定位了模式算子在神威上运行的主要瓶颈,并创新性地提出了两套定制化优化策略,将其封装成为函数库使得用户可以以极低的工程开销享受到显着的性能提升;同时结合模式算子在神威与其他平台的优化经验,开发基于国产超算的下一代高并行大气模式,在显着提升模式精度的同时实现了大气模式的百万核规模高效并行模拟。
李一心[5]（2019）在《混合存储系统中缓存优化技术的研究与实现》文中研究指明近年来,新型非易失性存储器NVM被广泛应用到高速缓冲存储器、主存储器和外存储器中,以缓解CPU与存储器之间的性能差异。其中,将NVM集成到便签式存储器SPM的研究越来越多。NVM具备内存级存储器的读写速度及外存级存储器的大密度与持久性,但也存在NVM写入次数有限的缺陷。本文旨在研究基于NVM的SPM存储架构的数据变量分配方法,在充分发挥NVM优势的同时,提升系统性能。首先,本文提出一种基于纯NVM的SPM利用率感知的数据变量分配方法DVA（Data Variable Allocation）。该方法以遗传算法为基础,通过多次迭代遗传操作,获得的最优解,既能决定是否将数据变量分配到SPM,又能均匀分布SPM上的数据变量。实验表明,DVA可以获得与最优解非常接近的分配方案;与其他方法相比,DVA可以将寿命延长9.17%。然后,本文提出一种基于SRAM-NVM混合SPM写频率感知的数据分配方法DVAWF（Data Variable Allocation based on Writing Frequency）。该方法通过写操作频率和写阈值的比较结果,判断数据变量的类型,从而确定数据变量在混合SPM上的存储位置。实验表明,与基于纯NVM的SPM架构相比,混合SPM架构可以减少17.9%对NVM的写操作数量;与其他方法相比,DVAWF可以减少50.13%对NVM的写操作数量。最后,本文提出两种基于混合SPM分支和能耗感知的数据变量分配方法,分别是BSA+EDA（Branch-Based Static Analysis+Energy-Based Data Allocation）和NNBP+EDA（Neural Network Branch Prediction+Energy-Based Data Allocation）。BSA+EDA包含基于分支的静态分析策略和基于能耗的数据分配策略,通过减少读写操作次数,来降低能量消耗。NNBP+EDA引入神经网络作为动态分支预测策略,通过提高分支预测准确率,达到更好地降低能耗效果。实验表明,与其他方法相比,BSA+EDA最大降低39.4%的能耗,平均降低25.1%的能耗,且适合于简单结构程序的变量分配;与BSA+EDA相比,NNBP+EDA更适合于复杂结构程序的变量分配,程序结构越复杂NNBP+EDA的能耗优化和写次数优化效果越明显。
温泉[6]（2014）在《16位高性能CPU的Cache设计》文中指出随着微电子、半导体制造及计算机技术的发展，中央处理单元与主存储器的性能在不断的提升，而主存储器速度的提升落后于中央处理单元处理速度的提高，这一差距的不断增大影响了微处理器整体性能。高速缓冲存储器（Cache）技术是为了解决这一速度匹配问题而采用的一项关键技术，本文基于此进行Cache研究。课题设计的指令Cache系统是基于大唐微电子技术有限公司自主研发的16位高性能CPU内核DMT251，设计实现了指令Cache系统来优化DMT251内核的性能。该内核采用三级流水线结构，指令集功能强大，主要处理16位指令，可兼容处理8位、24位、32位指令，适用于各种智能卡应用。与处理定长指令CPU的Cache不同，DMT251可处理非定长指令，因而在Cache设计中导致了边界问题，这是本课题的设计难点与关键技术。论文首先回顾了Cache技术的发展历程，综述了Cache技术研究现状，总结了Cache技术的重要变革和关键创新，详尽介绍了Cache原理，同时说明了研究使用的IC设计方法与流程。本文使用4KB指令Cache容量、选择直接映射方式完成地址映射，完成了指令Cache的结构划分、工作流程设计、地址映射流程及Cache状态机等设计。课题采用自顶向下的IC设计方法，使用Verilog硬件描述语言编写完成指令Cache功能的RTL级代码。使用从flash直接取指令的方式解决非定长指令导致的边界问题。本文对设计实现的指令Cache在模块级和系统级进行了仿真验证，从仿真波形中表明了指令Cache系统达到了设计的功能要求。论文还从理论性能计算和仿真验证对比分析了Cache、Ibuf和从flash直接取指令三种方式的表现，结果表明指令Cache在CPU长时间运行程序时对系统性能有明显的改善，设计的指令Cache达到了课题的预期目的。
周永恒[7]（2013）在《一种基于综合频度指标的数据记录分级存储方法及研究实现》文中研究表明随着社会信息化进程的日益加速,现有通信、金融等领域内的业务数据也在不间断的更新完善,数据量呈爆炸式增长,计算机存储系统的数据已达到PB量级,这些数据以记录或者文件的形式存储在企业的存储系统中,随着时间的推移,数据的利用价值也在变化,必然在存储系统内部会产生大量的不常用的数据,这些数据占据了存储系统的大量有效存储空间。面对日益增长的数据量,大多数企业想到的是在原有存储系统的基础上扩充容量,但是在容量扩充到一定程度后很难继续在原有存储系统上增加容量,等到原有存储系统的容量不能在容纳更多的数据,企业不得不花费高成本新增加一套跟现有存储系统同样级别的存储系统,从表面上看增加了一套新的存储系统解决了存储容量扩充的问题,但是,在大数据量的存储系统磁盘I/0成为数据检索速度的主要瓶颈,这样做不但不能提高检索的速度反而在整体上降低了存储系统的性能；这样就造成企业在数据处理时效率低、企业客户访问速度慢等一系列的问题,如何解决规模庞大的记录形式的数据存储,提高存储系统中所有存储资源的利用率,解决传统存储在I／0和存储容量的瓶颈问题,分级存储有着重要的意义。该论文首先介绍了分级存储结构及其必要性和优势所在,分级存储的国内外研究现状和在实际应用中存在的问题,接着综述与分级存储理论息息相关的信息生命周期理论。分析了现有四种基本的数据存储结构及各自的特点,详细概述了目前典型的三级存储架构,以及每级存储架构的特点。该论文对基本数据存储结构及分级存储架构分析后,接着分析了先进先出、最优置换算法、最近最久未使用、第二次机会等常见的数据置换算法基本思想,在分析各算法的各自特点后对比个算法的优劣之处,作为现行典型数据分级算法的原型,在此基础上引出对几种典型数据迁移策略的分析,分析了基于存储空间的高低水位法、基于访问频度的CACHE置换算法和基于生命周期的价值评估法,分析对比三种算法的优劣。通过分析通信、金融两种典型行业应用系统数据库存储特点,指出两种行业中存在的若干问题,接着分析了传统分级存储思想下的存储级别划分,最后给出银行业务系统存储级别划分方案及记录形式数据分级存储系统设计。该论文提出一种基于综合频度指标的数据分级存储方法,该算法综合考虑了存储设备的存储空间、存储设备性能、数据的相关性等因素,试图通过平衡各个影响因素对数据访问的影响,以达到数据最理想的访问效果,算法在Windows平台下模拟试验证明,与两种典型算法相比,该算法在实现数据分级以及平衡存储系统容量和访问速度方面更高效。
盛春伟[8]（2011）在《基于SPARC V8的Cache子系统优化设计技术研究》文中研究指明随着计算机技术的不断发展，微处理器的进步，使得人们对处理器的要求从高性能计算扩展到了生产生活的方方面面。并且针对特定应用的嵌入式处理器的需求越来越大。微电子技术的不断进步，使得构成处理器的晶体管的特征尺寸越来越小，晶体管的速度越来越高，进而处理器的运行频率越来越高。由于存储器的频率提升很慢，使得存储器逐渐的成为了限制计算机系统性能提升的瓶颈。为了提升计算机系统的性能，研究人员提出了存储系统的结构，Cache便是存储系统中，极其重要的组成部分。本文基于SPARC V8体系结构的嵌入式处理器，针对特定的嵌入式应用环境，实现了Cache子系统，包括指令Cache、数据Cache、以及二者与处理器及外部存储器之间的接口。通过选取特定的工作集作为激励，分别评估并分析了指令Cache、数据Cache在不同容量、不同相联度、以及不同行大小情况下的命中率，从而优化确定了Cache的容量、相联度和行大小。为了减小Cache不命中而填充时的开销，研究并分析了指令Cache运行时的行为，设计了在指令Cache填充过程中出现了分支指令时结束指令Cache的填充机制，这样可以减少不必要的指令Cache填充，使处理器的性能提高了4%。针对数据Cache写直达策略在执行写操作时效率较低（低下）的缺点，设计了4深度的写缓冲器，从而可以每周期执行一次写操作，提高了处理器执行写操作时的效率。并设计了AHB进行侦听机制，保证了数据Cache与主存的一致性。本文的最后，设计了Cache仿真验证环境，使用VMM验证方法学对所设计的Cache子系统进行了基于覆盖率的验证，功能覆盖率达到100%。
张国兵[9]（2010）在《基于LVDS的图像存储转发装置的设计与实现》文中研究说明航天航空技术的发展,对图像存储设备的存储速度、容量、功耗、可靠性要求也越来越高,同时大量的图像数据需要以低速返回到地面进行分析处理,这就需要一套稳定可靠的数据存储转发系统。结合国内外研究现状,本文设计了一种基于LVDS传输的图像存储转发装置完成图像数据的存储和转发。该装置搭建了一个以CPU+FPGA为基础的硬件平台,通过LVDS总线接收数字图像信号,经过缓存编码后,以PCM串行码的形式经RS422接口下传到采编器。本设计利用CPU在控制处理中的优势,实现系统工作模式控制;以及FPGA开发周期短、可重构性强和VHDL硬件语言的高灵活性等特点,完成接口和时序逻辑设计;采用高速SRAM对图像数据进行缓存,实现图像数据的无缝缓存,完成图像数据的存储和转发功能。这种脱机式的图像存储转发系统,既节省了开发成本,又缩短了开发周期,同时具有体积小、环境适应性强、可靠性高等特点。本文对LVDS高速总线传输技术等关键技术在系统中的应用进行详细的阐释;并对系统软硬件方案设计、各功能模块的具体实现原理以及设计过程中遇到的各种问题与对应的措施进行了详细的讨论和分析,针对系统实现的功能逐项进行实际测试,测试结果验证了本设计的可行性、可靠性、有效性、通用性。
胡江涛[10]（2002）在《个人计算机主存储器的发展及其容量的扩充》文中认为随着微型计算机的发展,其速度、性能、稳定性都有了很大的提高和改善,作为计算机的重要硬件之一的内存,其各种性能在计算机的发展过程中也在不断地改进.了解和掌握内存的发展、性能指标及其工作原理,对于从事计算机工作的人员来说是必要的.
二、个人计算机主存储器的发展及其容量的扩充（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、个人计算机主存储器的发展及其容量的扩充（论文提纲范文）
（1）面向Cisco路由器的蜜罐系统关键技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.1.1 选题背景 |
| 1.1.2 研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 蜜罐技术发展 |
| 1.2.2 蜜罐技术研究分类 |
| 1.2.3 路由器蜜罐研究 |
| 1.3 研究内容 |
| 1.4 论文组织结构 |
| 第二章 Cisco路由器攻击链模型建立 |
| 2.1 Cisco路由器攻击链模型 |
| 2.2 各攻击阶段分析 |
| 2.2.1 网络探测发现阶段 |
| 2.2.2 设备信息收集阶段 |
| 2.2.3 初始访问阶段 |
| 2.2.4 权限提升阶段 |
| 2.2.5 持续驻留阶段 |
| 2.2.6 深度利用阶段 |
| 2.2.7 痕迹清除阶段 |
| 2.3 本章小结 |
| 第三章 虚实结合的路由器蜜罐环境构建 |
| 3.1 蜜罐构建框架结构 |
| 3.1.1 系统概述 |
| 3.1.2 总体功能设计 |
| 3.2 Cisco路由器虚拟化蜜罐的构建 |
| 3.2.1 Cisco路由器硬件结构 |
| 3.2.2 Cisco IOS体系结构及特点 |
| 3.2.3 虚拟路由器的仿真技术 |
| 3.2.4 虚拟路由器蜜罐生成和控制 |
| 3.3 实体路由器蜜罐构建 |
| 3.3.1 外置监控的实体路由器蜜罐结构 |
| 3.3.2 内置监控的实体路由器蜜罐结构 |
| 3.3.3 路由器蜜罐控制方法 |
| 3.4 本章小结 |
| 第四章 基于路由器蜜罐的攻击行为检测 |
| 4.1 蜜罐数据的采集内容及方法 |
| 4.1.1 攻击流量采集 |
| 4.1.2 日志行为记录 |
| 4.1.3 路由器状态信息收集 |
| 4.1.4 内存及指令执行记录 |
| 4.2 基于流量特征的攻击行为判定 |
| 4.3 基于路由器状态信息的攻击行为判定 |
| 4.4 基于内存和指令监控的攻击行为判定 |
| 4.5 基于告警的攻击行为分析流程 |
| 4.6 本章小结 |
| 第五章 基于返回地址内存哈希的ROP攻击定位分析方法 |
| 5.1 相关研究 |
| 5.1.1 ROP防护与检测 |
| 5.1.2 Cisco IOS机制 |
| 5.2 基于内存哈希验证的动态检测方法 |
| 5.2.1 基本定义 |
| 5.2.2 ROP攻击定位方法 |
| 5.2.3 攻击代码捕获方法 |
| 5.3 方法讨论 |
| 5.3.1 返回地址副本的安全性 |
| 5.3.2 查找速度分析 |
| 5.3.3 通用性分析 |
| 5.3.4 代码捕获能力 |
| 5.4 方法验证 |
| 5.4.1 验证环境构建 |
| 5.4.2 可行性验证 |
| 5.4.3 通用性和性能验证 |
| 5.5 本章小结 |
| 第六章 实验验证 |
| 6.1 实验环境 |
| 6.2 路由器蜜罐功能验证 |
| 6.2.1 路由器生成能力验证 |
| 6.2.2 路由器信息收集和告警能力验证 |
| 6.2.3 实网攻击捕获结果分析 |
| 6.3 本章小结 |
| 第七章 总结与展望 |
| 7.1 工作总结 |
| 7.2 研究展望 |
| 致谢 |
| 参考文献 |
| 作者简历 |
（2）基于PCIE总线的高速数据传输通道设计（论文提纲范文）
| 摘要 |
| abstract |
| 缩略词表 |
| 第一章 绪论 |
| 1.1 课题背景与研究意义 |
| 1.2 国内外研究现状 |
| 1.3 论文主要研究工作及结构 |
| 第二章 PCIE总线协议简介 |
| 2.1 PCIE结构体系简介 |
| 2.1.1 PCIE总线拓扑结构 |
| 2.1.2 PCIE总线协议分层 |
| 2.2 PCIE总线事务介绍 |
| 2.2.1 TLP格式 |
| 2.2.2 TLP分类 |
| 2.2.3 TLP的路由方式 |
| 2.3 PCIE设备的配置空间 |
| 2.4 MSI中断 |
| 2.5 本章小结 |
| 第三章 数据传输通道的总体设计 |
| 3.1 传输通道总体框架 |
| 3.2 应用逻辑总体设计 |
| 3.2.1 应用逻辑模块划分 |
| 3.2.2 应用逻辑工作原理 |
| 3.3 软件程序总体设计 |
| 3.4 开发平台介绍 |
| 3.5 软件无线电应用环境 |
| 3.6 本章小结 |
| 第四章 数据传输通道的设计与实现 |
| 4.1 应用逻辑的设计与实现 |
| 4.1.1 DMA接口逻辑 |
| 4.1.2 DMA控制逻辑 |
| 4.2 软件程序的设计与实现 |
| 4.2.1 驱动程序 |
| 4.2.2 应用程序接口 |
| 4.3 本章小结 |
| 第五章 数据传输通道验证与测试 |
| 5.1 功能测试 |
| 5.1.1 资源消耗与时序分析 |
| 5.1.2 DDR3 存储控制器功能测试 |
| 5.1.3 DMA引擎功能测试 |
| 5.1.4 多通道仲裁器功能测试 |
| 5.2 性能测试 |
| 5.3 整体功能验证 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 个人简历及攻读硕士学位期间取得的成果 |
（3）基于BOOM处理器的访存优化研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 本文研究内容及章节结构 |
| 第二章 BOOM处理器架构概述 |
| 2.1 BOOM处理器流水线架构分析 |
| 2.2 访存行为详解 |
| 2.3 TLB单元 |
| 2.4 PTW单元 |
| 2.5 LSU单元 |
| 2.5.1 LSU内部设计概述 |
| 2.5.2 LSU结构与功能分析 |
| 2.6 Dcacheshim |
| 2.7 总结 |
| 第三章 Dcache结构与写合并策略 |
| 3.1 访存优化策略 |
| 3.1.1 缓存系统的优化策略 |
| 3.1.2 预取 |
| 3.1.3 写合并策略 |
| 3.2 Dcache与 MSHR结构详细分析 |
| 3.2.1 一致性协议问题 |
| 3.2.2 NBDCache的 Bypass操作与nack操作 |
| 3.2.3 MSHRFile访存行为详细分析 |
| 3.2.4 MSHR结构详解 |
| 3.3 写合并优化思路与设计实现 |
| 3.3.1 访存行为可优化空间评估 |
| 3.3.2 写合并优化执行条件 |
| 3.3.3 写合并过程中的缓存一致性维持 |
| 3.3.4 优化结构设计思路 |
| 3.3.5 写合并实现逻辑 |
| 3.4 写合并设计仿真 |
| 3.5 总结 |
| 第四章 BOOM的访存总线设计 |
| 4.1 Tilelink协议简介 |
| 4.1.1 Tile Link特点 |
| 4.1.2 Tile Link协议级别 |
| 4.1.3 Tile Link协议典型结构 |
| 4.2 Diplomacy参数协商总线自动生成机制 |
| 4.2.1 Diplomacy特点 |
| 4.2.2 Diplomacy机制 |
| 4.3 BOOM处理器平台的总线架构 |
| 4.4 BOOM处理器平台设计工具 |
| 4.5 BOOM处理器平台的FPGA原型系统搭建 |
| 4.5.1 FPGA原型系统的总线架构 |
| 4.5.2 外设中断处理 |
| 4.6 总结 |
| 第五章 优化实验数据分析 |
| 5.1 测试程序介绍 |
| 5.2 测试平台的配置参数 |
| 5.3 BOOM处理器平台启动与OS运行 |
| 5.4 测试结果与分析 |
| 5.5 总结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 未来展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（4）面向异构系统的大气模式并行优化方法研究（论文提纲范文）
| 摘要 |
| abstract |
| 主要符号对照表 |
| 第1章 绪论 |
| 1.1 大气模式的重要性及其发展 |
| 1.2 超级计算机发展趋势 |
| 1.3 大气模式研发面临的挑战 |
| 1.4 本文的工作内容与结构 |
| 第2章 研究现状分析 |
| 2.1 基于同构超级计算机的大气方程并行优化 |
| 2.2 基于异构超级计算机的大气方程并行优化 |
| 2.2.1 基于GPU或KNL众核处理器的大气方程并行优化 |
| 2.2.2 基于POWER和神威处理器的优化工作 |
| 2.3 本章小结 |
| 第3章 大气模式的数值方法与并行优化 |
| 3.1 大气模式的离散化与并行方案综述 |
| 3.1.1 大气模式核心数值方法与动力方程求解 |
| 3.1.2 求解算法与异构并行 |
| 3.2 模式的进程级优化策略 |
| 3.2.1 片上异构系统的进程级优化 |
| 3.2.2 结点异构系统的进程级优化 |
| 3.3 模式的线程级优化策略 |
| 3.3.1 计算导向优化策略 |
| 3.3.2 存储导向优化策略 |
| 3.3.3 基于算法调整的优化策略 |
| 3.4 本章小结 |
| 第4章 面向POWER架构的大气模式优化 |
| 4.1 IBM POWER处理器介绍 |
| 4.1.1 POWER8处理器简介 |
| 4.1.2 IBMS-824L计算结点概述 |
| 4.1.3 主要挑战 |
| 4.2 并行方案与优化技术 |
| 4.2.1 轻量级优化策略 |
| 4.2.2 Open MP与并发多线程 |
| 4.2.3 非均匀内存访问感知分配 |
| 4.2.4 SIMD向量化 |
| 4.2.5 缓存分块 |
| 4.3 优化结果与分析 |
| 4.3.1 性能分析 |
| 4.3.2 性能评估 |
| 4.3.3 模板类应用的性能调优框架 |
| 4.4 优化策略在大气动力框架核心函数中的实践 |
| 4.4.1 算法与挑战 |
| 4.4.2 浅水波求解器的第一轮优化 |
| 4.4.3 浅水波求解器的算法重构 |
| 4.4.4 性能评估与分析 |
| 4.5 本章小结 |
| 第5章 面向GPU架构的大气模式优化 |
| 5.1 Nvidia GPU简介 |
| 5.1.1 GPU及CUDA编程框架 |
| 5.1.2 大气模式在GPU上的主要挑战 |
| 5.2 并行方案与优化技术 |
| 5.2.1 减少全局内存的访问延迟 |
| 5.2.2 线程内寄存器的使用探究 |
| 5.2.3 函数拆分与流式并行 |
| 5.3 软硬件结合的定制化优化策略 |
| 5.3.1 算法特性与优化潜力 |
| 5.3.2 定制化数据缓冲区 |
| 5.3.3 最优全局内存访问策略 |
| 5.3.4 线程间调度重排方案 |
| 5.4 优化结果与分析 |
| 5.4.1 实验平台介绍 |
| 5.4.2 性能评估与分析 |
| 5.5 本章小结 |
| 第6章 面向国产异构系统的大气模式开发与优化 |
| 6.1 神威太湖之光超级计算机及其计算核心 |
| 6.1.1 SW26010处理器及其内存架构 |
| 6.1.2 神威太湖之光超级计算机及其编程模型 |
| 6.1.3 大气模式及算子在神威处理器上的应用与挑战 |
| 6.2 核心算子的并行方案与优化技术 |
| 6.2.1 设计目标与准则 |
| 6.2.2 冗余读取导向的数据分发策略 |
| 6.2.3 DMA带宽导向的数据分发策略 |
| 6.3 大气模式算子优化结果与分析 |
| 6.3.1 Roofline性能模型与性能上限 |
| 6.3.2 性能评估与方法选择 |
| 6.3.3 在实际应用中的表现 |
| 6.4 面向众核系统的CIESM大气模式开发 |
| 6.4.1 联合地球系统模式中的大气模拟 |
| 6.4.2 并行算法设计与边界交互 |
| 6.4.3 通用并行接口导向优化 |
| 6.4.4 细粒度并行优化策略 |
| 6.5 CIESM大气模式效果与结果分析 |
| 6.5.1 模式准确性验证 |
| 6.5.2 性能结果及可扩展性分析 |
| 6.6 本章小结 |
| 第7章 总结与展望 |
| 7.1 工作总结 |
| 7.2 未来展望 |
| 参考文献 |
| 致谢 |
| 个人简历、在学期间发表的学术论文与研究成果 |
（5）混合存储系统中缓存优化技术的研究与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国内研究现状 |
| 1.2.2 国外研究现状 |
| 1.3 本论文的主要内容 |
| 1.4 本论文整体的组织结构 |
| 第二章 相关理论和技术 |
| 2.1 非易失性存储器介绍 |
| 2.1.1 非易失性存储器特征 |
| 2.1.2 新型非易失性存储器类别 |
| 2.2 便签式存储器 |
| 2.3 实验工具介绍 |
| 2.3.1 SimpleScalar模拟器 |
| 2.3.2 NVSim模拟器 |
| 2.3.3 ILP求解器 |
| 2.3.4 Chronos工具 |
| 2.4 实验使用的基准测试集 |
| 2.5 本章小结 |
| 第三章 基于NVM的存储架构 |
| 3.1 基于NVM的存储架构分类 |
| 3.1.1 基于NVM的主存储器架构 |
| 3.1.2 基于NVM的缓存架构 |
| 3.2 SPM上的变量分配方式 |
| 3.3 抢占阈值调度 |
| 3.4 本章小结 |
| 第四章 基于纯NVM的 SPM利用率感知的数据变量分配方法 |
| 4.1 系统架构建模 |
| 4.2 问题描述 |
| 4.3 ILP优化模型 |
| 4.3.1 优化目标 |
| 4.3.2 CPU利用率约束 |
| 4.3.3 SPM大小约束 |
| 4.3.4 无覆盖约束 |
| 4.3.5 优化模型实例 |
| 4.4 数据变量分配方法 |
| 4.4.1 遗传算法建模 |
| 4.4.2 算法描述 |
| 4.5 实验分析 |
| 4.5.1 实验环境 |
| 4.5.2 实验用例 |
| 4.5.3 实验结果及讨论 |
| 4.6 本章小结 |
| 第五章 基于混合SPM写频率感知的数据分配方法 |
| 5.1 系统建模 |
| 5.1.1 系统架构建模 |
| 5.1.2 数据变量的写频率 |
| 5.1.3 写阈值 |
| 5.1.4 动机例子 |
| 5.2 数据分配方法 |
| 5.2.1 算法策略 |
| 5.2.2 算法实例 |
| 5.2.3 算法描述 |
| 5.3 实验分析 |
| 5.3.1 实验环境 |
| 5.3.2 实验用例 |
| 5.3.3 实验结果及讨论 |
| 5.4 本章小结 |
| 第六章 基于混合SPM分支和能耗感知的数据变量分配方法 |
| 6.1 系统架构建模 |
| 6.2 策略描述 |
| 6.2.1 基于能耗的数据分配策略 |
| 6.2.2 基于分支的静态分析策略 |
| 6.2.3 神经网络分支预测策略 |
| 6.3 算法描述 |
| 6.3.1 分支感知的数据变量分配方法 |
| 6.3.2 基于神经网络分支预测的能耗优化方法 |
| 6.4 实验分析 |
| 6.4.1 实验设置 |
| 6.4.2 实验用例 |
| 6.4.3 实验结果及讨论 |
| 6.5 本章小结 |
| 第七章 总结和展望 |
| 7.1 全文总结 |
| 7.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士期间取得的研究成果 |
（6）16位高性能CPU的Cache设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 引言 |
| 1.1 课题研究背景、目的及意义 |
| 1.2 课题研究内容、方法及预期结果 |
| 1.3 课题主要工作 |
| 1.4 论文章节安排 |
| 第2章 Cache 技术研究与发展综述 |
| 2.1 Cache 技术发展历程 |
| 2.2 Cache 技术综述 |
| 2.2.1 早期 Cache 技术 |
| 2.2.2 单核多级 Cache 技术 |
| 2.2.3 多核多级 Cache 技术 |
| 2.3 本章小结 |
| 第3章 Cache 技术原理 |
| 3.1 Cache 原理 |
| 3.1.1 Cache 基本结构 |
| 3.1.2 Cache 工作原理 |
| 3.1.3 Cache 映射方式 |
| 3.1.4 Cache 替换算法 |
| 3.1.5 Cache 读写策略 |
| 3.2 Cache 性能介绍 |
| 3.2.1 处理器性能 |
| 3.2.2 Cache 性能 |
| 3.3 Cache 优化方法 |
| 3.4 本章小结 |
| 第4章 IC 设计方法 |
| 4.1 ASIC 设计 |
| 4.2 FPGA 设计 |
| 4.3 本章小结 |
| 第5章 16 位 CPU 的 Cache 设计与实现 |
| 5.1 DMT251 内核简介 |
| 5.2 指令 Cache 设计与实现 |
| 5.2.1 Cache 系统框图及说明 |
| 5.2.2 Cache 结构设计 |
| 5.2.3 Cache 工作流程 |
| 5.2.4 Cache 设计指标及地址映射方式 |
| 5.2.5 Cache 系统状态机设计 |
| 5.2.6 Cache 系统功能时序 |
| 5.3 本章小结 |
| 第6章 仿真验证与性能分析 |
| 6.1 功能仿真验证 |
| 6.2 理论性能分析 |
| 6.3 性能仿真验证对比 |
| 6.4 本章小结 |
| 第7章 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（7）一种基于综合频度指标的数据记录分级存储方法及研究实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 目录 |
| 第一章 绪论 |
| 1.1 论文研究背景 |
| 1.2 分级存储必要性和优势 |
| 1.3 国内外研究现状和应用中存在的问题 |
| 1.3.1 国内外研究现状 |
| 1.3.2 分级存储在应用中存在的问题 |
| 1.4 本文的研究内容 |
| 1.5 本文的章节安排 |
| 1.6 本章小结 |
| 第二章 分级存储结构及分级算法和迁移策略分析 |
| 2.1 信息生命周期管理 |
| 2.2 分级存储结构 |
| 2.2.1 常见数据存储结构及特点 |
| 2.2.2 计算机应用系统内部几种分级存储结构概述 |
| 2.2.3 三种基本分级存储模式概述 |
| 2.3 数据分级算法概述 |
| 2.3.1 数据分级的原型算法分析 |
| 2.3.2 基于访问频率的数据分级算法分析 |
| 2.4 数据迁移策略分析 |
| 2.4.1 数据状态 |
| 2.4.2 迁移的条件 |
| 2.4.3 几种典型数据迁移算法分析 |
| 2.4.4 几种典型数据迁移算法比较 |
| 2.5 本章小结 |
| 第三章 基于记录形式的数据分级存储分析 |
| 3.1 典型行业应用系统记录形式数据存储特点分析 |
| 3.2 记录形式数据存储级别划分 |
| 3.2.1 传统分级存储级别划分 |
| 3.2.2 典型应用系统记录形式数据存储级别划分 |
| 3.3 记录形式数据分级存储系统设计 |
| 3.3.1 SAN下构建记录形式数据分级存储结构 |
| 3.3.2 记录形式数据访问频度统计 |
| 3.3.3 存储系统逻辑功能模块分析 |
| 3.4 本章小结 |
| 第四章 基于综合频度指标的数据分级算法设计与实现 |
| 4.1 算法设计 |
| 4.2 算法实现过程 |
| 4.3 本章小结 |
| 第五章 模拟测试 |
| 5.1 实验环境搭建 |
| 5.2 实验目标 |
| 5.3 实验设计及结果分析 |
| 5.4 本章小结 |
| 第六章 结论与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录A |
（8）基于SPARC V8的Cache子系统优化设计技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 目录 |
| 第1章 绪论 |
| 1.1 课题背景 |
| 1.2 Cache 组成与工作原理 |
| 1.2.1 直接映象 |
| 1.2.2 全相联映象 |
| 1.2.3 组相联映象方式 |
| 1.3 Cache 更换算法 |
| 1.3.1 轮换法 |
| 1.3.2 LFU 算法 |
| 1.3.3 比较对法 |
| 1.3.4 堆栈法 |
| 1.4 Cache 功能评价 |
| 1.4.1 Cache 加速比率 |
| 1.4.2 Cache 与主存储器的一致性问题 |
| 1.5 国内外研究现状 |
| 1.5.1 基本结构的设计 |
| 1.5.2 替换算法 |
| 1.5.3 预取技术研究 |
| 1.5.4 低功耗技术 |
| 1.5.5 Cache 一致性技术研究 |
| 1.6 论文架构 |
| 第2章 SPARC V8 体系结构及 Cache 简介 |
| 2.1 SPARC V8 指令集介绍 |
| 2.1.1 SPARC 数据类型 |
| 2.1.2 SPARC V8 指令的格式 |
| 2.1.3 SPARC V8 的指令分类 |
| 2.1.4 SPARC V8 指令集的寻址方式 |
| 2.2 ASI 介绍及 Cache 的诊断访问 |
| 2.2.1 ASI 功能定义 |
| 2.2.2 Cache 的诊断访问 |
| 2.3 本章小结 |
| 第3章 指令 Cache 设计 |
| 3.1 指令 Cache 结构设计 |
| 3.2 指令 Cache 存储矩阵设计 |
| 3.2.1 指令数据存储体 |
| 3.2.2 指令标记存储体 |
| 3.2.3 指令 Cache 状态机设计 |
| 3.2.4 指令 Cache 填充策略优化 |
| 3.3 本章小结 |
| 第4章 数据 Cache 设计 |
| 4.1 数据 Cache 结构设计 |
| 4.2 数据 Cache 侦听 |
| 4.3 数据 Cache 存储矩阵设计 |
| 4.3.1 数据存储体 |
| 4.3.2 标记存储体 |
| 4.4 数据 Cache 控制部分设计 |
| 4.5 本章小结 |
| 第5章 Cache 子系统接口单元设计 |
| 5.1 AMBA 总线 |
| 5.2 接口单元设计 |
| 5.3 本章小结 |
| 第6章 验证 |
| 6.1 仿真 |
| 6.1.1 指令 Cache 的仿真 |
| 6.1.2 数据 Cache 的仿真 |
| 6.2 使用 VMM 验证方法学进行验证 |
| 6.2.1 DTV 模型 |
| 6.2.2 R 模型 |
| 6.2.3 验证结果分析 |
| 6.3 本章小结 |
| 结论 |
| 全文总结 |
| 下一步工作 |
| 参考文献 |
| 致谢 |
| 个人简历 |
（9）基于LVDS的图像存储转发装置的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题研究背景及来源 |
| 1.2 国内外研究现状 |
| 1.3 需求分析 |
| 1.4 本课题的研究及应用目标 |
| 2 系统总体方案设计 |
| 2.1 性能要求 |
| 2.2 系统设计原则 |
| 2.3 系统方案设计 |
| 2.4 系统工作流程及组成 |
| 2.5 本章小结 |
| 3 LVDS 关键技术 |
| 3.1 LVDS 技术 |
| 3.1.1 LVDS 信号传输及应用 |
| 3.2 LVDS 接口在系统中的应用 |
| 3.2.1 系统接收 LVDS 接口 |
| 3.2.2 背板传输 LVDS 接口 |
| 3.3 LVDS 数据传输的关键技术 |
| 3.4 本章小结 |
| 4 系统硬件电路及逻辑设计 |
| 4.1 采集卡电路设计 |
| 4.1.1 LVDS 图像接收模块设计 |
| 4.1.2 帧结构数据缓存 |
| 4.1.3 图像传输中断模块 |
| 4.2 存储转发硬件设计 |
| 4.2.1 存储卡的组成 |
| 4.2.2 自动转存写时钟分析 |
| 4.2.3 存储模块 FPGA 逻辑设计 |
| 4.2.4 转发模块设计 |
| 4.3 存储转发软件设计 |
| 4.3.1 存储转发软件结构 |
| 4.3.2 存储转发软件流程 |
| 4.4 电源电路设计 |
| 4.4.1 系统电源需求及功率分析 |
| 4.4.2 电源电路设计 |
| 4.5 本章小结 |
| 5 系统测试与结果分析 |
| 5.1 系统调试 |
| 5.1.1 测试环境 |
| 5.1.2 调试与测试过程 |
| 5.2 系统性能测试与分析 |
| 5.3 本章小结 |
| 6 总结与展望 |
| 6.1 工作总结 |
| 6.2 课题的展望 |
| 参考文献 |
| 硕士期间发表论文及所取得的研究成果 |
| 致谢 |
（10）个人计算机主存储器的发展及其容量的扩充（论文提纲范文）
| 1 静态RAM (SRAM) |
| 2 动态RAM (DRAM) |
| 3 主存储器 (内存条) 的种类 |
| 3.1 FPM (Fast Page Mode RAM, 快速页面模式随机存取存储器) |
| 3.2 EDO (Extended Data Out RAM, 扩展数据输出随机存取存储器) |
| 3.3 SDRAM (Synchronous DRAM, 同步动态随机存取存储器) |
| 3.4 DDR (Double Data Rage RAM, 双倍数据率SDRAM) |
| 3.5 RDRAM (Rambus DRAM, 存储器总线式动态随机存取存储器) |
| 4 主存储器的性能指标 |
| 4.1 存取周期 |
| 4.2 数据宽度和带宽 |
| 4.3 内存的线数 |
| 4.4 容量 |
| 4.5 SPD |
| 4.6 CL |
| 4.7 系统时钟循环周期TCK |
| 4.8 存取时间TAC |
| 4.9 内存的封装 |
| 5 存储器容量的扩充及其与CPU的连接 |
四、个人计算机主存储器的发展及其容量的扩充（论文参考文献）
- [1]面向Cisco路由器的蜜罐系统关键技术研究[D]. 李鹏宇. 战略支援部队信息工程大学, 2021(01)
- [2]基于PCIE总线的高速数据传输通道设计[D]. 母芥滨. 电子科技大学, 2020(07)
- [3]基于BOOM处理器的访存优化研究与实现[D]. 刘鹏. 西安电子科技大学, 2020(05)
- [4]面向异构系统的大气模式并行优化方法研究[D]. 徐敬蘅. 清华大学, 2019(02)
- [5]混合存储系统中缓存优化技术的研究与实现[D]. 李一心. 电子科技大学, 2019(01)
- [6]16位高性能CPU的Cache设计[D]. 温泉. 中国地质大学（北京）, 2014(09)
- [7]一种基于综合频度指标的数据记录分级存储方法及研究实现[D]. 周永恒. 昆明理工大学, 2013(02)
- [8]基于SPARC V8的Cache子系统优化设计技术研究[D]. 盛春伟. 哈尔滨工业大学, 2011(06)
- [9]基于LVDS的图像存储转发装置的设计与实现[D]. 张国兵. 中北大学, 2010(05)
- [10]个人计算机主存储器的发展及其容量的扩充[J]. 胡江涛. 郧阳师范高等专科学校学报, 2002(06)