一、基于SRAM的可重配置电路（论文文献综述）
蔡畅[1]（2021）在《纳米SRAM型FPGA的单粒子效应及其加固技术研究》文中研究指明SRAM型FPGA具有可重构与高性能的优势,已成为星载系统的核心元器件。SRAM型FPGA主要是通过配置码流来控制内部存储器、寄存器等资源的逻辑状态,在辐射环境下极易引发单粒子效应,导致电路逻辑状态和功能发生改变,威胁空间系统的在轨安全。复杂的空间任务对数据存储、运算能力的要求越来越高,需要更高性能的SRAM型FPGA满足应用需求,而这类器件对重离子辐射效应较深亚微米器件更敏感。因此,本文针对65 nm、28 nm、16 nm等关键节点的SRAM型FPGA,通过系统性的重离子单粒子效应实验和理论研究,认识重离子与该类器件相互作用的物理机制,探究纳米CMOS工艺数字集成芯片辐射响应的物理规律、加固技术的有效性、适用性、失效阈值和失效条件,为抗辐射加固设计提供依据,为航空、航天领域推进高性能、高可靠的特大规模数字集成器件应用提供数据支持。本文研究了纳米SRAM型FPGA单粒子效应的测试方法以及系统设计,分析了测试向量、测试模式、测试方法、数据解析技术等的软硬件实现过程,阐述了复杂数字集成电路单粒子效应故障诊断与数据提取的优先级选择等关键问题。在此基础上,开展了体硅和Fin FET工艺商用SRAM型FPGA在辐射环境下单粒子效应响应的物理规律探究。从器件、电路等多层面分析了高能粒子与纳米集成电路相互作用的物理机理。基于重离子加速器实验,并结合Geant4、TRIM、CREME等工具,分析了电荷扩散半径、能量与射程的离散度等参数对实验结果的影响。研究发现,不同离子引起的SRAM型FPGA内部存储模块单粒子翻转截面受离子径迹特征与能量共同影响;器件内部CRAM、BRAM、DFF等核心资源的辐射敏感性响应规律具有显着差异,但受资源配置模式的影响严重,功能配置后BRAM的翻转截面提升～10倍;SRAM型FPGA功能故障的阈值与CRAM的翻转阈值直接关联;在高精度脉冲激光辐照平台的辅助下,建立了初始激光能量与器件SBU、MBU等参量的物理关联,揭示了商用Fin FET工艺SRAM型FPGA空间应用面临的功能失效问题及存在的安全隐患;验证了采用高能重离子Al-foil降能的方式完成倒封装ULSI单粒子效应实验与机理研究具有较强的实用性与推广价值。本文针对单元级版图加固与电路级配置模式加固两种策略对纳米SRAM型FPGA抗辐射性能的提升效果、防护机理以及加固失效的物理机制等开展了系统的实验研究。单元级版图加固能减弱电荷共享效应引起的MBU等问题,器件翻转阈值由<5 Me V·cm2·mg-1提升至～18 Me V·cm2·mg-1,证明在65 nm节点采用单元级版图加固提升关键配置位的翻转阈值是可行的。配置模式加固实验揭示了ECC与TMR的组合使用对器件抗单粒子翻转能力的提升效果突出,即使采用181Ta离子辐照,65 nm标准BRAM单元的翻转截面仅为8.5×10-9 cm2·bit-1（降低了～86.3%）。28 nm SRAM型FPGA的配置加固技术研究证实,电路内部全局时钟等敏感资源的使用方式会对DFF的翻转截面造成2-10倍影响。结合CREME工具的空间粒子谱预测SRAM型FPGA在轨应用价值,证明合理运用加固策略可有效降低器件的性能损失与面积代价,而关键资源采用物理版图加固设计具有必要性和合理性。文中提出的SRAM型FPGA内部资源相互影响的规律模型对其可靠性分析具有重要意义,解析关键配置位与其他存储资源、电路功能的关联性并确定影响系数,是判断该类器件在辐射环境下是否能够可靠运行的关键。针对UTBB FDSOI工艺,结合SRAM型FPGA的电路架构与逻辑资源类型,提取多款抗辐射电路结构并开展重离子辐照实验。结果表明,互锁单元、单端口延时门、多端口延时门等加固方式对单粒子翻转阈值与截面等参数的改善效果明显,紧密DICE和分离DICE器件的翻转阈值分别为～32 Me V·cm2·mg-1和～37 Me V·cm2·mg-1。22 nm节点的瞬态脉冲扰动对器件翻转截面的影响不可忽视。此外,背偏调控对阈值电压和辐射引入的非平衡载流子收集过程有影响,±0.2 V的微弱背偏电压可引起抗辐射单元翻转截面倍数增加。考虑空间粒子在4π范围的分布规律,设计了大倾角高能重离子辐照实验,获取了部分加固电路的失效条件并分析了电离能损与能量沉积区域。相关结果与同LET低能重离子垂直辐照的实验数据存在显着差异,仅在垂直辐照条件完成单粒子实验可能存在器件抗辐射性能被高估的风险。研究发现,基于FDSOI工艺实现超强抗辐射SRAM型FPGA具有可行性,相关物理性结论可为22 nm以下节点的星载抗辐射器件的研发提供实验数据和设计依据。
魏劲松[2]（2021）在《基于忆阻器的脉冲神经网络芯片研究》文中研究指明二十一世纪初期随着互联网络技术和计算机技术的高速发展,人工智能技术进入了由数据和算力推动的第三次发展浪潮。但是AI芯片的发展速度逐渐受限于冯诺依曼体系架构,AI发展将再次面临严峻的挑战。以模拟生物神经计算为主的神经形态计算技术由于具有脉冲表示信息,事件驱动和存算一体等特点,成为今天人类实现低功耗AI芯片的一个重要途径。当今神经形态系统在功能上接近早期人工神经网络,甚至在某些领域方面优于人工神经网络,例如时空信息处理,小样本数据集处理等。由于半导体技术的发展逐渐滞后于神经形态计算的需求,目前最先进的神经形态系统也远远达不到人类大脑的级别。忆阻器由于具有比传统存储器更高的集成度,更高的能效,适合于存内计算技术等优点,在当今被认为是实现神经形态系统的最佳器件之一。但是基于忆阻器的神经形态计算仍然处于研究初期,主要的研究还停留在从原理上验证单个器件实现神经计算的可能性或者通过组建小规模不可重构的忆阻器网络进行小规模实验,实现大规模多核心可重构的忆阻器神经形态芯片依然具有挑战。本文章围绕实现多核心可重构的忆阻器神经形态芯片展开研究并取得以下创新成果:（1）研究并设计基于忆阻器突触和模拟CMOS神经元的Spike Neural Net-works（SNNs）核心,并利用异步AER电路实现神经脉冲的非失真转发,最终实现了一个具有64个神经元和4K突触的SNNs系统并流片。初步验证核心具有神经计算能力,并且基于异步AER电路的通讯系统适合用于未来实现多核心SNNs芯片。（2）研究基于数字通讯协议的多核心SNNs架构,实现事件驱动的异步神经元,多核心信息交互,相位同步等功能;并最终基于FPGA实现了一个具有24个核心的SNNs加速系统。（3）研究基于忆阻器的多核心可重构SNNs芯片,并结合SNNs算法设计更加适合大规模集成的模拟神经元,并结合2TIR型突触实现低功耗神经形态计算核心;结合mesh型片上网络和基于RISC-V的处理器创建基于忆阻器的大规模可重构多核心神经形态计算核心并流片;同时为了系统地验证芯片的功能,我们为该芯片创建了与硬件一一对应的仿真器和用于配置芯片的工具链。
韩涛[3]（2021）在《基于SRAM型FPGA的抗辐照加固技术研究》文中研究说明FPGA（Field Programmable Gate Array）由于具有灵活的可配置性,被广泛应用于科研及商业领域。其中SRAM型FPGA因其资源丰富、性能强和可重配置等优点,受到航天领域的青睐。但不同于地面环境,空间环境中存在众多辐射效应,包括总剂量效应（Total Ionizing Dose,TID）和单粒子效应（Single Event Effect,SEE）。而SRAM型FPGA因其结构特点对单粒子翻转（Single Event Upset,SEU）效应非常敏感,这极大地限制了其在航空航天领域的应用。SRAM型FPGA的抗辐照技术成为了一个研究热点。三模冗余（Triple Modular Redundancy,TMR）和配置存储器刷新是FPGA抗辐照加固的有效手段,但都有各自的缺点:三模冗余无法修复错误,且当用户电路很大时,会消耗大量资源;配置刷新方法的刷新电路本身对辐射敏感。对此,本文提出了一种实时冗余刷新（Real-time Redundant Scrubbing,RRS）系统,该系统将三模冗余和刷新电路相结合,在传统刷新电路的基础上,对刷新电路本身作三模冗余处理。首先,设计了一个基于SRAM型FPGA的配置存储器刷新系统。该系统通过ICAP（Internal Configuration Access Port）接口按帧回读配置数据,然后利用FRAME＿ECC电路进行ECC校验,若发现1位错误则根据校验信息进行修改,再将修改后的配置数据写回原位置,实现对配置存储器的纠错。其次,对刷新电路进行了三模冗余加固。对传统的三模冗余结构进行了改进,加入了错误指示器。每当有任一冗余块的输出与其他两个不同时,错误指示器就会发出警报,使系统立即对刷新电路进行刷新,从而防止错误累积,并实现了对刷新电路的实时刷新。再次,对刷新电路进行了分布式布局。EDA工具在自动布局布线时会倾向于把相关变量布局在相近位置,此时一个SEU可能会影响多个冗余块,从而使三模冗余结构失效。因此,本文对刷新电路进行了分布式布局,将三模冗余的三个冗余块分离开来。这样,一个SEU就很难同时使两个冗余逻辑发生错误,进一步提高了系统的抗辐照能力。此外,还设计了一个故障注入系统。故障注入系统与刷新系统相似,首先通过ICAP接口回读某一帧配置数据,然后翻转其中的1位,再写回原位置,以模拟发生SEU的情况。通过故障注入系统可方便灵活地对本文提出的RRS系统进行测试验证。最后,经故障注入测试,本文提出的RRS系统可实现对SRAM型FPGA配置存储器的2位检错和1位纠错,尽管面积是传统配置存储器刷新系统的3倍左右,但资源占用总量很小,与此同时抗辐照能力得到了显着提高。
邹佳瑞[4]（2021）在《一种新型低功耗FPGA结构研究》文中认为随着现场可编程门阵列（FPGA）的飞速发展,其在通信、控制等领域的应用越来越广泛。工艺尺寸的缩小不断推动着FPGA逻辑门数的增加,因此使得FPGA的功耗管理,特别是静态功耗的管理处于今后低功耗FPGA发展的重要位置。同时大逻辑门数的FPGA器件在生产过程中,由于芯片面积大,产生缺陷的概率较大,降低了其成品率,提高生产成本。本论文将门控电源技术应用于FPGA芯片的设计中,提出一种新型低功耗FPGA结构,主要内容如下:（1）以一种2000万门FPGA的结构为研究基础,采用海外40nm工艺库设计了四种电源开关网络电路,分别为PMOS并联开关链、PMOS缓冲并联开关链、软启动PMOS并联开关链和软启动PMOS缓冲并联开关链。对比分析了以上四种电源开关网络的电压损失和驱动能力等性能参数,仿真结果表明当器件并联数大于等于400、沟道宽长比为30时,能够获得较优的开关性能。（2）使用Virtuoso软件建立了有电源开关网络和无电源开关网络两种CLB逻辑块的电路模型。仿真结果表明,当CLB逻辑块处于静态条件下,相比于无电源开关的CLB逻辑块,有电源开关的CLB逻辑块的漏电功耗降低了99.9897%。（3）为有效提高FPGA芯片的成品率,论文提出一种基于反熔丝器件控制的新型低功耗FPGA结构,设计了反熔丝器件控制电路,包括高压编程电路、振荡电路、泵压电路、地址译码电路和编程开关电路。仿真结果表明此控制电路实现了对反熔丝器件的烧写功能。（4）为降低FPGA芯片的静态功耗,论文提出基于PMC控制的新型低功耗FPGA结构。首先采用Verilog语言实现了PMC的功能描述。然后对其进行功能仿真,结果表明能够实现动态电源管理的功能。最后通过DC综合,综合结果表明PMC的前端设计无时序违例。（5）论文提出一种基于SRAM配置点控制的新型低功耗FPGA结构,以此为指导思想,在Virtuoso软件中建立了CLB逻辑块电路模型,仿真结果表明,SRAM能够动态控制电源开关网络的开启和关断,且CLB逻辑块成功实现了128位移位寄存器的功能。（6）为进一步验证低功耗电源门控FPGA器件的可行性,论文设计了一种基于Spartan-6型FPGA的系统级低功耗验证系统,完成了PCB电路板设计和测试。静态测试结果表明,关断电源开关时FPGA芯片的泄漏功耗比开启电源开关时FPGA的泄漏功耗小99.99%以上。动态测试结果表明,低功耗门控电源FPGA器件中的电源开关和隔离单元设置对FPGA的功能实现和功能配置均无影响,且门控电源技术在FPGA器件中的应用具有较高的可实现性。
杨锋[5]（2021）在《FLASH型FPGA芯片内部编程配置电路研究》文中进行了进一步梳理现场可编程门阵列（Filed Programmable Gate Array,FPGA）,是一种可编程的数字集成电路（Integrated Circuits,IC）。FPGA从诞生到现在已蓬勃发展了30余年,被广泛应用于消费电子、汽车电子、航空航天、武器设备等传统领域,如今在数据中心、量化交易、芯片验证、机器学习等应用场景也开始崭露头角。目前FPGA主要有3种技术路线,即反熔丝技术、SRAM（Static Random-Access Memory）技术和FLASH技术。其中反熔丝技术凭借其出色的抗辐照能力和非易失性在军工和航空领域处于主导地位,但其显着缺点为只能编程一次以及集成度偏低。SRAM型FPGA性能强大、资源丰富,不过其抗辐照性能差、掉电丢失配置数据,因此在民用市场独占鳌头。而FLASH型FPGA由于其开关单元的优异特性,集中了反熔丝FPGA和SRAM型FPGA两者的特点,具有非易失性、可多次编程、高可靠性、高安全性、低功耗等特性。FLASH型FPGA有望取代反熔丝FPGA在军用市场的领导地位,而军工领域事关国家安全,自主可控和国产替代迫在眉睫,所以本文基于承研项目,对FLASH型FPGA进行了研究与设计,重点研究了FLASH型FPGA的内部编程配置电路。本文首先研究了FLASH型FPGA的整体结构,介绍了内部编程配置电路和外围控制电路,并对FLASH开关单元原理、结构、特点、配置方法进行了研究与分析。再次,重点对内部编程配置电路进行了逻辑级的分析与设计,从阵列布局与层次结构规划入手,深入研究了可编程逻辑单元和可编程布线资源这两种重要的电路模块。另外,聚焦于可编程配置全局网络,完成了从需求分析、架构规划到设计实现的所有工作。最后,完成了对内部编程配置电路的仿真与验证,从FLASH开关单元到模块电路到整体逐级证实了电路实现的正确性。通过本文详实的研究工作,完成了一款等效系统门密度高达60万,FLASH开关单元总量超过400万个,可编程逻辑单元总计13824个的大容量FLASH型FPGA芯片内部编程配置电路的设计实现,并通过对电路等效建模,采用NC-Verilog仿真工具验证了其逻辑功能符合设计预期。
王志敏[6]（2020）在《Virtex-6 FPGA单粒子翻转快速故障注入平台设计》文中研究说明太空环境中,含有大量的高能粒子,工作在航天器上的SRAM型FPGA会受到这些高能粒子的辐射,造成电路发生单粒子翻转,导致FPGA上的电路功能错误,随着半导体制造工艺尺寸越来越小,FPGA的供电电压以及内部节点电容越来越低,单粒子翻转越来越严重。为了评估FPGA上的用户电路对单粒子翻转的敏感性,本论文使用Virtex-6 FPGA开发板搭建了单粒子翻转故障注入平台,在Virtex-6 FPGA上模拟单粒翻转故障,实现用户电路对单粒子翻转敏感性的评估。首先,本论文对Virtex-6 FPGA的基本结构,以及FPGA内部单粒子翻转产生机理进行分析,确定单粒子翻转故障注入模型:通过翻转Virtex-6 FPGA配置存储器中的帧数据位,模拟单粒子翻转故障;然后,通过ICAP接口对Virtex-6 FPGA的配置寄存器进行回读,将回读到的帧数据位翻转后回写,实现对Virtex-6 FPGA上用户电路注入单粒子翻转故障;搭建Virtex-6 FPGA单粒子翻转故障注入平台,实现对Virtex-6 FPGA用户电路连续和多次注入单粒子翻转故障,进而准确评估用户电路在Virtex-6 FPGA上运行时对单粒子翻转的敏感性;为了提高故障注入的效率,对快速故障注入技术进行研究,通过并行处理方法,将本次故障注入中故障修复和下一次故障注入中帧数据回读并行执行,从而优化故障注入流程,提高故障注入效率;为了方便使用Virtex-6 FPGA故障注入平台,借助Perl脚本、GTK2-Perl工具包以及ISE命令,开发故障注入硬件平台图形用户界面,自动实现待评估电路挂载到故障注入平台,以及实现与故障注入相关模块和参数配置,并依次进行综合、翻译、映射、布局布线、时序检查等步骤,最后生成SEU故障注入硬件平台的比特流文件。
陈勇[7]（2020）在《应用于粒子物理实验的通用前端采集系统设计》文中进行了进一步梳理现场可编程门阵列FPGA因其资源丰富且可重配置的优点常常应用于实验环境中数据采集系统的设计。然而在粒子物理实验环境中,由于重粒子碰撞作用产生的电离辐射,工作其中的电路容易受到单粒子辐射作用产生错误。因此对于粒子实验数据读出电路,设计具有高效采样能力、高速传输能力以及抗辐射能力的前端采集系统是国际上的研究热点。为了设计前端采集系统,本文基于SRAM型FPGA设计前端采集系统的信号采集和光纤传输的功能,基于Flash型FPGA设计外部刷新电路对SRAM型FPGA中出错电路进行抗辐射刷新,实现了一种混合式的、兼容性能与可靠性的通用前端数据采集系统。为了使前端采集系统具备较高速率的采集和传输能力,本文首先使用AD9656芯片实现模拟数据采集功能,通过配置相关寄存器驱动芯片实时采样粒子实验中的模拟信号,并在转换为数字信号后对数据编码发送到FPGA中。其次使用SRAM型FPGA实现数据处理传输功能,在设计中例化JESD204B软核解码ADC数据,经过FIFO缓冲后,最终通过GBTx纠错协议编码的4.8Gbps速率的光纤链路进行输出。回环测试结果表明,本文设计的采集与传输电路可以实现高效采集和高速光纤传输的功能,系统延时为250ns,可以满足多数粒子物理实验读取速率要求。由于SRAM型FPGA容易受到单粒子辐射的影响,本文结合动态部分重配置刷新和三模冗余加固两种手段,基于Flash型FPGA设计抗辐射刷新电路进行保护。为了保证刷新电路自身的可靠性,本文在设计刷新电路前,首先借助束流实验对Flash型FPGA的抗辐射能力进行验证,证明该FPGA在束线能量不高于10Me V的辐射条件下可以正常工作。然后划分系统功能模块进行三模冗余设计,刷新电路可以检测三模表决器的结果,使用部分比特流文件对目标区块电路进行配置。这种刷新方式不仅可以修复错误,还可以在线修改系统功能设计,提高系统的通用性。测试结果表明,采用本文设计的刷新方法,有效减少了刷新面积,在刷新速度上比传统方式有了很大的提高。
易晟[8]（2020）在《FPGA在线演化自修复方法研究》文中提出随着电子技术的集成度越来越高和科技的逐渐进步,在太空、深海等环境下工作的电子信息系统也具有了更多功能。但是在这类极端环境下,系统难免会遇到各种各类的故障与错误,如何去排除并且修复这些故障一直是系统上比较棘手的问题。传统的修复方法有很大的局限性,一方面太浪费资源,另一方面效果不能满足要求,所以需要一种高效可行的自修复方法来应用于极端条件的电子信息系统。演化硬件作为一个正在发展的技术在处理故障修复这方面有很大的发展空间,使用微处理器加可编程逻辑区的搭配让系统能够保证功能的同时也可以有很强的可靠性。在可编程逻辑区使用动态部分重配置技术（DPR）使得演化的效率更高,能耗也更小,本文研究在DPR技术的基础上使用遗传算法修复可编程逻辑硬件故障,主要研究内容如下:首先,研究硬件在结构上与生物组织的相似性,通过研究生物系统内的自修复方法,进而对硬件的自修复进行了类比,提出了硬件组织层面上的自修复方法,并且通过DPR技术对可编程逻辑资源的修复进行了可行性的分析,提出硬件自修复的方法。其次,采用Zynq-7000系列的So C作为系统的实验验证平台,设计开发了自修复演化硬件系统。作为自修复设计不可缺少的部分,对系统内的可编程逻辑区的静态资源、动态资源进行分配,并且对配置文件的配置方法进行了选择,同时对储存模块进行了配置,详细阐述了故障注入模块和修复演化运算模块的设计与实现过程,对于极端条件可能存在的辐射造成的部分故障能够进行自修复。最后,是通过实验的验证部分。先用仿真验证了自修复系统的可行性;之后通过板级实验验证了自修复演化硬件系统的可靠性和可移植性。通过数据分析证明了本系统能够达到预期目标,完成预期要求的功能。
姚岩[9]（2020）在《新型环栅可重构场效应晶体管（RFET）及其电路应用》文中研究说明随着超大规模集成电路工艺飞速发展到5nm节点以下,GAA（Gate-AllAround）器件有望代替Fin FET器件成为5nm节点及以下的主流器件。摩尔定律的发展伴随着巨大的经济上的投入,工艺技术的壁垒与经济的制约,导致摩尔定律在未来十年可能到达其物理极限。后摩尔时代新型器件呼之欲出,可重构场效应晶体管（RFET）凭借结构上的优势,通过不同的电压配置控制沟道内载流子极性,实现器件N型状态和P型状态的轮换,因此增加了单个器件的功能。借助RFET的灵活性,在传统电子信息处理方式的基础之上,可以用更少数目的器件实现功能更加复杂的电路。然而,RFET器件作为双极性器件面临着关态电流大,开态电流小,亚阈值摆幅大等问题。本文提出了一种新型带漏端拓展区结构的非对称型可重构场效应晶体管（UCED-RFET）,该器件可依靠结构上的优势极大的提升器件的开态电流。此外,本文还深入研究了UCED-RFET在基本逻辑电路单元的应用,并设计了新型SRAM结构单元,能够有效的解决传统SRAM单元的读写矛盾,提升了器件使用的灵活性。本论文的主要研究工作与成果如下:基于现有的RFET器件结构和传统肖特基器件的优化思路,本论文设计了一种非对型的可重构晶体管,借助TCAD数值仿真工具,设计了该器件的工艺制备流程,电掺杂的特性使得UCED-RFET在产业化的实现成为可能。相比传统双侧墙结构RFET（UCESD-RFET）,在保证关态电流不变的前提下,UCED-RFET器件开态电流有近两个数量级的提升,开关比高达109以上。本论文完成了新型器件的直流特性与交流特性仿真,结果表现出,在变温环境下,与TFET器件相比,UCED-RFET展现出更好的热稳定性。此外,本文同样研究了Spacer材料、栅极介质材料对新型器件性能的影响,并研究了UCED-RFET在器件缩放时的电学特性变化。基于UCED-RFET器件,本文探究了其在反相器、环形振荡器等多种基本逻辑电路上的表现。研究发现UCED-RFET器件可有效减小约50%的极性栅极输入电容,显着降低了逻辑电路的逻辑努力,提升驱动能力。此外,利用UCEDRFET双向饱和电流不相等的特性,设计出的基于UCED-RFET的SRAM单元可提升约37.3%的静态噪声容限。本论文的相关研究成果发表在微电子器件权威期刊IEEE Transactions on Electron Devices上,对于优化RFET器件设计及其应用等方面有重要的参考意义。
张诤然[10]（2020）在《物理不可克隆函数的高效FPGA电路设计与分析》文中指出随着第五代移动通信技术中低时延、高可靠物联网通信和大规模机器物联网通信场景的推进,物联网终端数量将爆发性增长。由于物联网终端设备厂家众多、软硬件性能各异、地理分布广泛等因素,其信息安全问题备受瞩目。物理不可克隆函数（Physical Unclonable Function,PUF）作为一种新兴的硬件安全技术组件,它能够提取集成电路制造过程中的工艺偏差,并对这种内部随机性差异进行放大和表征,从而生成芯片独有的身份标识。由于物理不可克隆函数技术具有低功耗、防篡改、不可复制等特点,其在设备认证、知识产权保护、数字版权管理等方面拥有广阔的应用前景。物理不可克隆函数技术主要有新结构、纠错算法、安全性和新应用四个研究方向。本文的内容主要集中于物理不可克隆函数电路新结构的研究。文章首先介绍物理不可克隆函数的基本原理,并依据经典物理不可克隆函数的工作原理进行分类,同时分析了现有物理不可克隆函数结构的不足。接下来,针对硬件利用率、抗模型攻击和多用途三个不同的方面对现有结构进行改进,分别提出了多激励延时类（Multi-Incentive Delay-based,MID）PUF、基于逻辑混淆的抗模型攻击的（Substitution-Box Arbiter,SB-A）PUF以及复用物理不可克隆函数和真随机数发生器的Versatile PUF。本文详细阐述了这三种物理不可克隆函数电路结构的工作机理,并在赛灵思FPGA平台上对这三种物理不可克隆函数的电路结构进行硬件实现,最后给出了电路结构相应的实现细节。本文对提出的每种物理不可克隆函数电路结构都进行了唯一性和可靠性的性能测试,并且与典型的物理不可克隆函数电路结构进行了对比分析。通过对比结果可以得出,针对典型物理不可克隆函数电路结构的不足所改进的三种结构都达到了设计目标,并且都具有较高的应用价值。
二、基于SRAM的可重配置电路（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、基于SRAM的可重配置电路（论文提纲范文）
（1）纳米SRAM型FPGA的单粒子效应及其加固技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 空间辐射环境与辐射效应简介 |
| 1.2 单粒子效应及其表征分析方法 |
| 1.2.1 单粒子效应物理机制 |
| 1.2.2 单粒子效应的主要类型 |
| 1.2.3 单粒子效应核心参数 |
| 1.2.4 单粒子效应实验方法 |
| 1.2.5 单粒子效应的数值仿真技术 |
| 1.3 SRAM型 FPGA的发展现状 |
| 1.4 典型 SRAM型 FPGA的资源架构 |
| 1.4.1 可配置逻辑块 |
| 1.4.2 互连与布线资源 |
| 1.4.3 可编程的输入输出单元 |
| 1.4.4 其他资源 |
| 1.5 SRAM型 FPGA的单粒子效应研究现状 |
| 1.5.1 SRAM型 FPGA单粒子效应基本介绍 |
| 1.5.2 晶体管密度对SRAM型 FPGA单粒子效应的影响 |
| 1.5.3 晶体管工作参数对SRAM型 FPGA单粒子效应的影响 |
| 1.5.4 SRAM型 FPGA单粒子效应加固技术面临的挑战 |
| 1.6 论文的研究内容与目标 |
| 第2章 SRAM型 FPGA单粒子效应测试方法与实验技术 |
| 2.1 本章引论 |
| 2.2 单粒子效应测试方法与流程 |
| 2.2.1 单粒子闩锁的监测与防护 |
| 2.2.2 单粒子功能中断测试 |
| 2.2.3 单粒子翻转的测试 |
| 2.3 单粒子效应测试系统硬件模块 |
| 2.4 单粒子效应测试系统软件模块 |
| 2.5 单粒子效应实验测试向量的设计 |
| 2.6 单粒子效应测试系统功能验证 |
| 2.7 重离子单粒子效应辐照实验 |
| 2.8 本章小结 |
| 第3章 纳米级商用SRAM型 FPGA单粒子效应实验 |
| 3.1 本章引论 |
| 3.2 器件选型与参数信息 |
| 3.3 实验向量设计 |
| 3.4 辐照实验条件与参数设计 |
| 3.4.1 重离子辐照条件与参数计算 |
| 3.4.2 脉冲激光辐照条件与参数 |
| 3.5 单粒子效应数据结果 |
| 3.5.1 相同工艺不同结构BRAM与 CRAM的实验结果 |
| 3.5.2 相同工艺不同结构DFF的实验结果 |
| 3.5.3 测试参量依赖性的实验结果 |
| 3.5.4 FinFET工艺器件的实验研究 |
| 3.6 分析与讨论 |
| 3.6.1 存储单元单粒子翻转机理讨论 |
| 3.6.2 测试技术与结果 |
| 3.7 本章小结 |
| 第4章 纳米SRAM型 FPGA单粒子效应加固技术研究 |
| 4.1 本章引论 |
| 4.2 单元级版图加固的SRAM型 FPGA |
| 4.3 电路级配置模式加固的SRAM型 FPGA |
| 4.3.1 电路级配置模式加固的BRAM |
| 4.3.2 电路级配置模式加固的DFF |
| 4.4 加固单元与电路的重离子实验设计 |
| 4.5 单元级版图加固效果的实验研究 |
| 4.5.1 单元级版图加固对SEU的影响 |
| 4.5.2 单元级版图加固对SEFI的影响 |
| 4.6 电路级配置模式加固效果的实验研究 |
| 4.6.1 配置模式加固的BRAM |
| 4.6.2 配置加固的DFF |
| 4.7 加固效果及适用性讨论 |
| 4.7.1 单元级版图加固的效果及适用性 |
| 4.7.2 电路级配置模式加固的效果及适用性 |
| 4.8 本章小结 |
| 第5章 在轨翻转率及空间应用 |
| 5.1 本章引言 |
| 5.2 空间翻转率预估流程 |
| 5.3 重离子引起的空间翻转率预估 |
| 5.4 降低小尺寸SRAM型 FPGA空间翻转率的方法研究 |
| 5.5 本章小结 |
| 第6章 FDSOI工艺抗辐射电路及其应用 |
| 6.1 本章引言 |
| 6.1.1 提升纳米SRAM型 FPGA抗单粒子效应能力的主要途径 |
| 6.1.2 抗辐射SRAM型 FPGA涉及的单元与电路类型 |
| 6.1.3 纳米FDSOI工艺器件单粒子效应研究现状 |
| 6.1.4 本章研究内容 |
| 6.2 22 nm UTBB FDSOI器件 |
| 6.3 基于22 nm FDSOI工艺的DFF测试电路 |
| 6.4 基于22 nm FDSOI工艺的抗辐射SRAM |
| 6.5 FDSOI测试样片的单粒子效应实验设计 |
| 6.5.1 测试样片的实验向量设计 |
| 6.5.2 单粒子效应实验参数与条件 |
| 6.6 FDSOI DFF单粒子效应实验结果 |
| 6.6.1 FDSOI DFF单粒子翻转截面 |
| 6.6.2 测试频率对DFF单粒子翻转的影响 |
| 6.6.3 数据类型对DFF单粒子翻转的影响 |
| 6.6.4 背偏电压对DFF单粒子翻转的影响 |
| 6.6.5 DFF中单粒子翻转类型统计 |
| 6.7 FDSOI SRAM单粒子效应实验结果 |
| 6.7.1 FDSOI SRAM单粒子翻转特征 |
| 6.7.2 测试应力对SRAM单粒子翻转的影响 |
| 6.7.3 FDSOI SRAM单粒子翻转位图 |
| 6.8 FDSOI的抗辐射电路加固效果讨论 |
| 6.8.1 FDSOI DFF抗辐射加固效果 |
| 6.8.2 FDSOI SRAM抗辐射加固效果 |
| 6.9 影响22 nm FDSOI器件单粒子效应敏感性的关键参量 |
| 6.10 本章小结 |
| 第7章 总结与展望 |
| 7.1 主要结论 |
| 7.2 工作展望 |
| 参考文献 |
| 附录 主要缩写对照表 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（2）基于忆阻器的脉冲神经网络芯片研究（论文提纲范文）
| 摘要 |
| abstract |
| 名词解释 |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 神经网络算法研究现状 |
| 1.2.1 深度学习 |
| 1.2.2 脉冲神经网络(SNNs) |
| 1.3 神经网络处理器现状 |
| 1.3.1 深度学习加速器 |
| 1.3.2 脉冲神经网络芯片与系统 |
| 1.4 选题意义和研究内容 |
| 第2章 基于新原理器件的SNN核心 |
| 2.1 SNN核心概述 |
| 2.2 模拟CMOS神经元 |
| 2.2.1 模拟CMOS神经元基本原理 |
| 2.2.2 基于忆阻器突触的模拟神经元 |
| 2.3 忆阻器突触 |
| 2.3.1 忆阻器阵列及突触 |
| 2.3.2 RRAM阵列与CMOS工艺集成 |
| 2.4 AER电路和延时无关接口 |
| 2.4.1 二选一 AER电路 |
| 2.4.2 多输入Tree-AER电路 |
| 2.4.3 延时无关接口电路 |
| 2.5 神经形态核心测试 |
| 2.5.1 功能测试 |
| 2.5.2 性能对比 |
| 2.6 TSM神经元及核心 |
| 2.6.1 TSM和神经元 |
| 2.6.2 测试结果 |
| 2.7 本章小节 |
| 第3章 基于FPGA的纯数字多核心SNN架构 |
| 3.1 概述 |
| 3.1.1 适合脉冲神经网络的片上分布式计算 |
| 3.1.2 类神经递质传播方式 |
| 3.1.3 基于异步电路的神经网络设计 |
| 3.2 多核心SNN芯片架构研究 |
| 3.2.1 多核心SNN芯片中的问题 |
| 3.2.2 基本架构 |
| 3.2.3 网络连接的架构 |
| 3.2.4 计算核心的存储结构 |
| 3.2.5 通讯方法 |
| 3.2.6 计算核心的同步机制 |
| 3.3 异步电路设计 |
| 3.3.1 基于click的异步流水线设计 |
| 3.4 结果展示 |
| 3.5 本章小结 |
| 3.5.1 技术展望 |
| 第4章 基于忆阻器的多核心SNN芯片 |
| 4.1 概述 |
| 4.2 模拟CMOS神经元 |
| 4.2.1 神经元电路工作相位 |
| 4.2.2 2T1R |
| 4.2.3 神经元输入电路 |
| 4.2.4 神经元泄漏电路 |
| 4.2.5 脉冲产生电路 |
| 4.3 数字控制单元及片上网络 |
| 4.3.1 数字控制模块 |
| 4.3.2 片上网络 |
| 4.4 基于RISC-V指令集的E200CPU及总线方案 |
| 4.4.1 SNN与蜂鸟E203的信息交互 |
| 4.5 网络映射 |
| 4.5.1 脉冲神经网络表示 |
| 4.5.2 LSM网络映射 |
| 4.5.3 全连接网络映射 |
| 4.5.4 伪卷积网络映射 |
| 4.6 多核心SNN模拟器 |
| 4.6.1 SystemC |
| 4.6.2 模拟器架构 |
| 4.7 结果展示 |
| 4.8 本章小结 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 在读期间发表的学术论文与取得的研究成果 |
（3）基于SRAM型FPGA的抗辐照加固技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 本文的主要工作 |
| 2 RRS系统总体方案 |
| 2.1 单粒子效应对SRAM型 FPGA的影响 |
| 2.1.1 SRAM型 FPGA简介 |
| 2.1.2 单粒子效应简介 |
| 2.1.3 单粒子效应对SRAM型 FPGA的影响 |
| 2.2 设计目标及要求 |
| 2.2.1 实现对配置存储器的检错和纠错 |
| 2.2.2 实现对刷新电路的三模冗余加固 |
| 2.2.3 实现对配置存储器的故障注入 |
| 2.3 RRS系统总体方案 |
| 2.3.1 配置存储器刷新系统方案 |
| 2.3.2 刷新电路三模冗余加固方案 |
| 2.3.3 RRS系统总体方案 |
| 2.4 本章小结 |
| 3 RRS系统设计 |
| 3.1 配置存储器刷新系统设计 |
| 3.1.1 顶层控制模块设计 |
| 3.1.2 ICAP接口控制模块设计 |
| 3.1.3 地址生成模块设计 |
| 3.1.4 检错纠错模块设计 |
| 3.2 刷新电路的三模冗余加固设计 |
| 3.2.1 三模冗余结构的改进 |
| 3.2.2 刷新电路的三模冗余加固 |
| 3.2.3 三模冗余结构的分布式布局 |
| 3.3 本章小结 |
| 4 RRS系统的验证与评估 |
| 4.1 系统功能仿真 |
| 4.1.1 ICAP接口控制模块功能仿真 |
| 4.1.2 地址生成模块功能仿真 |
| 4.1.3 顶层控制模块功能仿真 |
| 4.1.4 三模冗余结构的功能仿真 |
| 4.2 系统功能验证 |
| 4.2.1 故障注入功能验证 |
| 4.2.2 检错纠错功能验证 |
| 4.3 系统性能评估 |
| 4.3.1 故障注入测试环境 |
| 4.3.2 测试结果与分析 |
| 4.4 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表学术论文情况 |
| 致谢 |
（4）一种新型低功耗FPGA结构研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 FPGA低功耗技术的研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 FPGA的功耗概述 |
| 1.3.1 FPGA的功耗来源 |
| 1.3.2 FPGA的功耗组成 |
| 1.3.3 FPGA的低功耗设计方法 |
| 1.4 论文研究意义 |
| 1.5 论文的主要任务 |
| 第二章 FPGA器件的门控电源技术 |
| 2.1 门控电源技术概述 |
| 2.1.1 门控电源技术的原理 |
| 2.1.2 门控电源技术的应用 |
| 2.1.3 一种2000 万门FPGA的电源门控设计整体方案 |
| 2.2 电源开关网络的设计 |
| 2.2.1 电源开关网络主要性能指标 |
| 2.2.2 电源开关网络的设计与仿真 |
| 2.2.3 电源开关网络的对比分析 |
| 2.3 隔离单元的设计 |
| 2.4 电源开关控制电路的研究 |
| 2.4.1 基于反熔丝的电源开关控制电路 |
| 2.4.2 基于专用电源开关控制器的电源开关控制电路 |
| 2.4.3 基于SRAM配置点的电源开关控制电路 |
| 2.4.4 三种电源开关控制电路的对比分析 |
| 2.5 基于电源门控技术的FPGA功耗分析 |
| 2.5.1 CLB的功能实现 |
| 2.5.2 无电源开关网络的功耗分析模块 |
| 2.5.3 有电源开关网络的功耗分析模块 |
| 2.5.4 漏电功耗分析 |
| 2.6 本章小结 |
| 第三章 电源开关控制电路的研究与设计 |
| 3.1 基于反熔丝器件控制的新型低功耗FPGA结构研究 |
| 3.1.1 新型低功耗FPGA结构概述 |
| 3.1.2 反熔丝控制电路的设计与仿真 |
| 3.2 基于PMC的新型低功耗FPGA结构研究 |
| 3.2.1 新型低功耗FPGA整体方案设计 |
| 3.2.2 电源开关控制器的设计 |
| 3.3 基于SRAM配置点的新型低功耗FPGA结构研究 |
| 3.3.1 新型低功耗FPGA整体方案设计 |
| 3.3.2 SRAM在 FPGA中的应用 |
| 3.4 本章小结 |
| 第四章 新型低功耗FPGA的实验方案的设计与验证 |
| 4.1 基于Spartan-6型FPGA的系统级低功耗实验方案的设计与验证 |
| 4.1.1 实验方案的设计 |
| 4.1.2 实验方案的实现 |
| 4.1.3 实验系统的测试 |
| 4.2 本章小结 |
| 第五章 总结与展望 |
| 5.1 工作总结 |
| 5.2 工作展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间获得的学术成果 |
（5）FLASH型FPGA芯片内部编程配置电路研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 FLASH型 FPGA国内外研究历史与现状 |
| 1.3 本文的主要创新 |
| 1.4 本论文的结构安排 |
| 第二章 FLASH型 FPGA基本结构介绍 |
| 2.1 FLASH型 FPGA的电路架构 |
| 2.2 FLASH开关单元介绍 |
| 2.2.1 FLASH开关单元结构 |
| 2.2.2 FLASH开关单元浮栅结构原理 |
| 2.2.3 FLASH开关单元配置 |
| 2.2.4 FLASH开关单元特点 |
| 2.3 内部编程配置电路结构 |
| 2.4 外围控制电路结构 |
| 2.5 本章小结 |
| 第三章 FLASH型 FPGA内部编程配置电路规划与设计 |
| 3.1 阵列布局与层次结构规划 |
| 3.2 可编程逻辑单元设计与实现 |
| 3.2.1 可编程逻辑单元结构规划 |
| 3.2.2 可编程逻辑单元配置方法 |
| 3.2.3 与SRAM型 FPGA可编程逻辑单元的对比 |
| 3.2.4 FLASH型 FPGA可编程逻辑单元的特点 |
| 3.3 可编程布线资源设计与实现 |
| 3.3.1 可编程布线资源层次规划 |
| 3.3.2 可编程布线资源FLASH开关矩阵 |
| 3.3.3 极速本地线 |
| 3.3.4 高效长线 |
| 3.3.5 高速超长线 |
| 3.3.6 高性能全局线 |
| 3.3.7 与单个可编程逻辑单元相关的可编程布线资源拓扑图 |
| 3.3.8 阵列边缘处可编程布线资源的处理方法 |
| 3.4 可编程逻辑单元与FLASH开关的定位编码 |
| 3.5 FLASH开关单元编程通路规划 |
| 3.6 本章小结 |
| 第四章 可编程配置全局网络设计与实现 |
| 4.1 可编程配置全局网络的意义和需求 |
| 4.2 可编程配置全局网络架构 |
| 4.3 可编程配置全局网络实现 |
| 4.3.1 纵向主干线 |
| 4.3.2 横向接入线 |
| 4.3.3 纵向毛细线 |
| 4.3.4 全局信号接入控制电路 |
| 4.4 芯片全局网络与象限全局网络 |
| 4.5 本章小结 |
| 第五章 内部编程配置电路仿真验证 |
| 5.1 仿真需求及方法选择 |
| 5.2 内部编程配置电路仿真验证方案 |
| 5.3 模块级电路仿真验证 |
| 5.3.1 FLASH开关单元建模与仿真验证 |
| 5.3.2 可编程逻辑单元仿真验证 |
| 5.3.3 可编程布线资源仿真验证 |
| 5.4 内部编程配置电路仿真验证及结论 |
| 5.5 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 论文创新 |
| 6.3 未来展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（6）Virtex-6 FPGA单粒子翻转快速故障注入平台设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题的背景与研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.2.3 国内外文献综述简析 |
| 1.3 本论文主要研究内容和论文结构 |
| 第2章 Virtex-6 FPGA单粒子翻转故障注入技术研究 |
| 2.1 引言 |
| 2.2 Virtex-6 FPGA基本结构及开发流程 |
| 2.2.1 Virtex-6 FPGA的基本结构和工作原理 |
| 2.2.2 Virtex-6 FPGA开发流程 |
| 2.3 Virtex-6 FPGA单粒子效应 |
| 2.4 单粒子翻转对Virtex-6 FPGA的影响 |
| 2.5 单粒子翻转故障注入技术 |
| 2.6 本章小结 |
| 第3章 Virtex-6 FPGA单粒子翻转故障注入实现 |
| 3.1 引言 |
| 3.2 Virtex-6 FPGA配置概述 |
| 3.2.1 配置接口概述 |
| 3.2.2 ICAP接口位交换属性 |
| 3.2.3 Virtex-6 FPGA配置过程 |
| 3.3 Virtex-6 FPGA配置寄存器配置管理 |
| 3.4 Virtex-6 FPGA配置存储器配置管理 |
| 3.4.1 Virtex-6 FPGA配置存储器回读技术 |
| 3.4.2 Virtex-6 FPGA配置存储器回写技术 |
| 3.5 Virtex-6 FPGA单粒子翻转故障注入实现 |
| 3.6 本章小结 |
| 第4章 快速故障注入平台设计及界面开发 |
| 4.1 引言 |
| 4.2 Virtex-6 FPGA故障注入平台的搭建 |
| 4.2.1 帧地址产生模块 |
| 4.2.2 故障注入模块 |
| 4.2.3 比较模块 |
| 4.2.4 SRAM型FPGA故障注入平台布局 |
| 4.2.5 故障注入平台工作流程 |
| 4.3 故障注入平台验证及结果分析 |
| 4.3.1 故障注入平台验证 |
| 4.3.2 故障注入结果及分析 |
| 4.4 快速故障注入平台搭建 |
| 4.4.1 快速故障注入模块 |
| 4.4.2 快速故障注入平台工作流程 |
| 4.5 快速故障注入平台验证及结果分析 |
| 4.6 故障注入硬件平台界面开发及应用 |
| 4.6.1 故障注入硬件平台界面开发 |
| 4.6.2 故障注入硬件平台界面及应用 |
| 4.7 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
（7）应用于粒子物理实验的通用前端采集系统设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.1.1 辐射作用机理 |
| 1.1.2 粒子辐射效应 |
| 1.1.3 课题研究意义 |
| 1.2 国内外研究现状及分析 |
| 1.2.1 国外相关研究现状 |
| 1.2.2 国内相关研究现状 |
| 1.3 论文的主要研究内容 |
| 1.4 论文结构安排 |
| 第2章 系统采集与传输电路设计 |
| 2.1 前端采集系统总体框架设计 |
| 2.2 采集与传输电路框架设计 |
| 2.3 数据采集模块设计 |
| 2.3.1 数据采集子板简介 |
| 2.3.2 芯片驱动模块设计 |
| 2.4 数据传输模块设计 |
| 2.4.1 JESD204B通信协议概述及设计 |
| 2.4.2 GBTx协议编码的光纤接口设计 |
| 2.5 本章小结 |
| 第3章 系统抗辐射刷新电路设计 |
| 3.1 FLASH型 FPGA辐射方案设计 |
| 3.1.1 Flash型 FPGA及其辐射环境介绍 |
| 3.1.2 系统级辐射测试设计 |
| 3.1.3 测试处理脚本设计 |
| 3.2 中子辐射实验与结果分析 |
| 3.2.1 中子辐射实验 |
| 3.2.2 中子实验数据分析 |
| 3.3 FPGA部分重配置技术介绍 |
| 3.4 部分重配置刷新电路设计 |
| 3.4.1 刷新电路框架设计 |
| 3.4.2 针对三模冗余的刷新机制 |
| 3.4.3 刷新电路工作机制设计 |
| 3.5 抗辐射刷新实现 |
| 3.6 本章小结 |
| 第4章 系统功能调试与验证 |
| 4.1 系统测试环境介绍 |
| 4.2 前端采集系统的功能验证 |
| 4.2.1 数据采集模块功能验证 |
| 4.2.2 数据传输模块功能验证 |
| 4.3 三模冗余电路的刷新验证 |
| 4.4 冗余区块大小对刷新时间的分析 |
| 4.5 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及其它成果 |
| 致谢 |
（8）FPGA在线演化自修复方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 国内外研究现状及分析 |
| 1.2.1 演化硬件和动态部分重构技术的研究概况 |
| 1.2.2 硬件修复技术的研究概况 |
| 1.3 本文的主要研究内容 |
| 第2章 硬件自修复理论研究 |
| 2.1 故障成因与分析 |
| 2.1.1 空间辐射因素研究 |
| 2.1.2 其余故障类型探究 |
| 2.1.3 常规容错方法研究 |
| 2.2 改进演化算法研究 |
| 2.2.1 遗传演化算法基本原理 |
| 2.2.2 遗传演化算法存在的问题 |
| 2.2.3 适用于自修复系统的算法改进 |
| 2.3 在线自修复演化原理 |
| 2.3.1 生物自修复基本理论 |
| 2.3.2 FPGA结构及其动态局部重配置 |
| 2.3.3 在线自修复基本原理 |
| 2.4 本章小结 |
| 第3章 在线自修复演化硬件系统方案设计 |
| 3.1 总体方案设计 |
| 3.2 系统平台的构建 |
| 3.2.1 自修复系统的开发流程 |
| 3.2.2 自修复系统的演化工作流程 |
| 3.3 可编程逻辑区设计 |
| 3.3.1 PL与可重配置区设计 |
| 3.3.2 动态部分可重构的配置方法 |
| 3.4 通讯与储存模块设计 |
| 3.4.1 PS与PL通讯和中央互联 |
| 3.4.2 SD卡与DDR部分设计 |
| 3.5 本章小结 |
| 第4章 自修复内核与功能设计 |
| 4.1 故障注入方法研究 |
| 4.1.1 软故障注入方法研究 |
| 4.1.2 硬故障注入方法研究 |
| 4.2 自修复内核设计 |
| 4.2.1 编码方案 |
| 4.2.2 适应度计算与种群选择 |
| 4.2.3 算法IP核设计 |
| 4.3 本章小结 |
| 第5章 实验验证与结果分析 |
| 5.1 仿真验证与分析 |
| 5.2 系统性能验证与分析 |
| 5.2.1 系统实验平台验证 |
| 5.2.2 系统实验的结果分析 |
| 5.3 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及其它成果 |
| 致谢 |
（9）新型环栅可重构场效应晶体管（RFET）及其电路应用（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外发展动态分析 |
| 1.2.1 国外机构发展动态 |
| 1.2.2 国内研究机构发展动态 |
| 1.3 选题意义与研究内容 |
| 1.3.1 论文的选题及意义 |
| 1.3.2 论文的研究内容 |
| 第二章 可重构场效应晶体管的介绍与现有的器件优化方案 |
| 2.1 RFET的工作原理及在电路上的应用 |
| 2.1.1 可重构概念的实现与双栅、三栅RFET器件的介绍 |
| 2.1.2 RFET在逻辑门电路上的应用 |
| 2.2 基于栅长可变的可重构场效应晶体管的设计 |
| 2.3 基于侧墙调控的可重构场效应晶体管的设计 |
| 2.4 基于肖特基势垒的隧穿场效应晶体管的设计 |
| 2.5 本章小结 |
| 第三章 非对称可重构场效应晶体管的制备工艺与电学特性分析 |
| 3.1 非对称可重构场效应晶体管的工艺制备流程 |
| 3.1.1 常规纳米线器件制备工艺 |
| 3.1.2 UCED-RFET器件制备工艺 |
| 3.2 TCAD仿真技术及非对称可重构场效应晶体管的结构定义 |
| 3.2.1 TCAD仿真技术概述 |
| 3.2.2 UCED-RFET器件结构的搭建和物理模型应用 |
| 3.3 非对称可重构场效应晶体管的电学特性分析 |
| 3.3.1 肖特基势垒对器件的影响 |
| 3.3.2 LGCUS对器件的影响 |
| 3.3.3 LGCUD对器件的影响 |
| 3.3.4 栅氧介质层对器件的影响 |
| 3.3.5 侧墙(Spacer)对器件的影响 |
| 3.3.6 温度对器件的影响 |
| 3.3.7 尺寸缩放对器件造成的影响 |
| 3.4 与其它RFET器件的性能对比 |
| 3.5 本章小结 |
| 第四章 非对称可重构场效应晶体管在电路上的应用 |
| 4.1 基于UCED-REFT的基本逻辑门电路特性分析 |
| 4.2 基于UCED-REFT的环形振荡器电路仿真分析 |
| 4.3 SRAM的基本问题介绍及基于UCED-RFET的 SRAM单元仿真分析 |
| 4.3.1 常规SRAM读写矛盾的介绍 |
| 4.3.2 基于UCED-RFET搭建的SRAM结构的介绍 |
| 4.3.3 新型SRAM结构的仿真与特性分析 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 硕士在读期间科研成果 |
| 致谢 |
（10）物理不可克隆函数的高效FPGA电路设计与分析（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.2.1 PUF的发展历史 |
| 1.2.2 PUF的研究方向 |
| 1.2.3 PUF的研究现状 |
| 1.3 论文结构和主要工作 |
| 第二章 物理不可克隆函数 |
| 2.1 PUF基础理论 |
| 2.1.1 工艺偏差 |
| 2.1.2 PUF基本原理 |
| 2.2 硅PUF结构分类 |
| 2.2.1 存储类PUF |
| 2.2.2 延时类PUF |
| 2.2.3 现有PUF结构的不足 |
| 2.3 PUF评价标准 |
| 2.3.1 可靠性 |
| 2.3.2 唯一性 |
| 2.3.3 其他评价标准 |
| 2.4 实验环境的搭建 |
| 2.5 本章小结 |
| 第三章 基于延时链的PUF电路结构设计 |
| 3.1 基于延时链PUF的基础原理 |
| 3.1.1 延时单元的结构 |
| 3.1.2 基于延时链PUF的结构 |
| 3.2 基于延时链的 PUF的 FPGA实现 |
| 3.2.1 延时链单元的原语设计与位置约束 |
| 3.2.2 基于延时链的PUF整体结构设计 |
| 3.3 基于延时链的PUF的性能分析 |
| 3.3.1 唯一性与可靠性 |
| 3.3.2 单位响应成本 |
| 3.4 本章小结 |
| 第四章 抗模型攻击的PUF电路结构设计 |
| 4.1 抗攻击结构的设计思路 |
| 4.2 基于Substitution-Box抗攻击的PUF结构设计 |
| 4.2.1 Arbiter PUF的 FPGA实现 |
| 4.2.2 基于类S-Box混淆逻辑的 Arbiter PUF的 FPGA实现 |
| 4.3 基于Substitution-Box抗攻击的PUF的性能分析 |
| 4.3.1 唯一性与可靠性 |
| 4.3.2 抗模型攻击性能 |
| 4.4 本章小结 |
| 第五章 复用PUF和 TRNG电路结构设计 |
| 5.1 真随机数发生器 |
| 5.1.1 真随机数发生器的基本原理 |
| 5.1.2 复用PUF和 TRNG电路结构 |
| 5.2 复用PUF和 TRNG电路的数学模型和实现 |
| 5.2.1 Versatile PUF电路结构的数学模型分析 |
| 5.2.2 Versatile PUF电路结构的FPGA实现 |
| 5.3 复用PUF和 TRNG电路结构的性能分析 |
| 5.3.1 唯一性与可靠性 |
| 5.3.2 随机性 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 研究内容总结 |
| 6.2 后期工作展望 |
| 参考文献 |
| 致谢 |
| 在学期间的研究成果及发表的学术论文 |
四、基于SRAM的可重配置电路（论文参考文献）
- [1]纳米SRAM型FPGA的单粒子效应及其加固技术研究[D]. 蔡畅. 中国科学院大学(中国科学院近代物理研究所), 2021(01)
- [2]基于忆阻器的脉冲神经网络芯片研究[D]. 魏劲松. 中国科学技术大学, 2021(09)
- [3]基于SRAM型FPGA的抗辐照加固技术研究[D]. 韩涛. 大连理工大学, 2021(01)
- [4]一种新型低功耗FPGA结构研究[D]. 邹佳瑞. 电子科技大学, 2021(01)
- [5]FLASH型FPGA芯片内部编程配置电路研究[D]. 杨锋. 电子科技大学, 2021(01)
- [6]Virtex-6 FPGA单粒子翻转快速故障注入平台设计[D]. 王志敏. 哈尔滨工业大学, 2020
- [7]应用于粒子物理实验的通用前端采集系统设计[D]. 陈勇. 哈尔滨工业大学, 2020(01)
- [8]FPGA在线演化自修复方法研究[D]. 易晟. 哈尔滨工业大学, 2020(01)
- [9]新型环栅可重构场效应晶体管（RFET）及其电路应用[D]. 姚岩. 华东师范大学, 2020(08)
- [10]物理不可克隆函数的高效FPGA电路设计与分析[D]. 张诤然. 南京航空航天大学, 2020(07)
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